TTL —— Transistor-Transistor Logic
LVTTL —— Low Voltage TTL
CMOS —— Complementary metal-oxide-semiconductor
LVCMOS —— Low Voltage CMOS
ECL —— Emitter Coupled Logic
PECL —— PECL：Pseudo/Positive ECL
LVPECL —— Low Voltage PECL
LVDS —— Low Voltage Differential Signaling
BLVDS —— Bus Low Voltage Differential Signaling
HSTL —— High Speed Transceiver Logic
SSTL —— Stub Series Terminated Logic，残余连续终结逻辑电路
1. TTL：Transistor-Transistor Logic 三极管结构。
VCC：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。在低速且对功耗无要求的系统中使用。
2. LVTTL，又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。目前比较常用，多用在处理器等高速芯片。
3.3V LVTTL：
VCC：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：
VCC：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
TTL使用注意：TTL电平一般过冲都会比较严重，可以在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。
3. CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。
VCC：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
4. LVCMOS
3.3V LVCMOS：
VCC：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。
2.5V LVCMOS：
VCC：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。
CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。
5. ECL：Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)
VCC=0V；VEE：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。
速度快，驱动能力强，噪声小，很容易达到几百M的应用。但是功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。
6. PECL：Pseudo/Positive ECL
VCC=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V
7. LVPELC：Low Voltage PECL
VCC=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V
ECL、PECL、LVPECL使用注意：不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。)
前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。
8. LVDS：Low Voltage Differential Signaling
差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差分电平。
LVDS使用注意：可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。
9. BLVDS是在LVDS 基础上面发展起来的，总线 LVDS (BLVDS) 是基于 LVDS 技术的总线接口电路的一个新系列，专门用于实现多点电缆或背板应用。它不同于标准的 LVDS，提供增强的驱动电流，以处理多点应用中所需的双重传输。
BLVDS 具备大约 250mV 的低压差分信号以及快速的过渡时间。这可以让产品达到自 100 Mbps 至超过 1Gbps 的高数据传输速率。此外，低电压摆幅可以降低功耗和噪声至最小化。差分数据传输配置提供有源总线的 +/-1V 共模范围和热插拔器件。
BLVDS 产品有两种类型，可以为所有总线配置提供最优化的接口器件。两个系列分别是线路驱动器和接收器和串行器/解串器芯片组。
BLVDS 可以解决高速总线设计中面临的许多挑战。 BLVDS 无需特殊的终端上拉轨。它无需有源终端器件，利用常见的供电轨（3.3V 或 5V），采用简单的终端配置，使接口器件的功耗最小化，产生很少的噪声，支持业务卡热插拔和以 100 Mbps 的速率驱动重载多点总线。 总线 LVDS 产品为设计人员解决高速多点总线接口问题提供了一个新选择。
10. HSTL（High Speed Transceiver Logic）
是由JEDEC（Joint Electron Device Engineering Council，属于电子工业协会EIA）在1995年正式制定的一种电路逻辑标准。
HSTL是一种技术独立的数字集成电路接口标准，为了实现电压扩展和技术独立I/O结构而开发的。此标准所要求的I/O结构是差分放大输入（一个输入内部关联成一个用户提供的输入参考电压，此电压用于单端输入）和使用Vcco的输出。所谓技术独立，实际上指用来做输入参考和输出Vcco的电压，与器件本身的供电电压不同。
HSTL主要用于QDR存储器：一般有V¬CCIO=1.8V和V¬¬CCIO=1.5V。和上面的GTL相似，输入为输入为比较器结构，比较器一端接参考电平(VCCIO/2)，另一端接输入信号。对参考电平要求比较高(1%精度)。
11. SSTL：Stub Series Terminated Logic,残余连续终结逻辑电路
SSTL接口标准也是JEDEC所认可的标准之一。该标准专门针对高速内存(特别是SDRAM)接口。SSTL规定了开关特点和特殊的端接方案，它可获得高达200MHz的工作频率。
SSTL接口标准将是下一代高速内存接口的首选。目前，存在两种SSTL的标准。SSTL_3是3.3V标准；SSTL_2是2.5V标准。针对这两个标准，JEDEC根据输出缓冲器的特点定义出多个不同的等级(I级和II级最受欢迎)。
SSTL_2/3 I/O标准的主要应用是与SDRAM接口。高端服务器、膝上计算机以及各种网络产品，如ATM交换机、IP路由器/交换机和帧中继接口等，均需要使用板上SDRAM。当使用的是高速SDRAM时，就可选择SSTL接口标准。
主要用于DDR存储器。和HSTL基本相同。V¬¬CCIO=2.5V，输入为输入为比较器结构，比较器一端接参考电平1.25V，另一端接输入信号。对参考电平要求比较高(1%精度)。
HSTL和SSTL大多用在300M以下。
12. 其它
CML：是内部做好匹配的一种电路，不需再进行匹配。三极管结构，也是差分线，速度能达到3G以上。只能点对点传输。
GTL：类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。1.2V电源供电。
VCC=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V
PGTL/GTL+：
VCC=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V
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