时钟分频器件可产生主时钟的多个副本，并将它们分配给多个集成电路。时钟分频器件的输入为单端或差分时钟信号，输出为经过分频或延迟的多个单端或差分时钟信号。
通常使用一个低相位噪声晶体振荡器(XO)来驱动时钟分频器件，然后将这种晶振的正弦输出转化成方波或脉冲序列。时钟抖动是由输入参考时钟的统计学变化和时钟信号处理引起的，因此常常用一个锁相环(PLL)来改善输出抖动指标。
在基站收发机中可以很好地看到时钟分配是如何工作的。在基站收发机中，AD9510时钟分频器件为模数转换器(ADC)、数模转换器(DAC)、ASIC和FPGA等器件提供时钟，这些元件每一个都需要在特定频率和相位下的低抖动时钟。系统中的一部分可能使用某一类逻辑，而另一部分则可能使用另一类，因此，时钟输出必须支持LVDS电缆传输距离及降低系统成本">低电压差分信号(LVDS)、CMOS和射极耦合逻辑(ECL)信号。
当然，对系统性能和价格进行权衡是收发机设计工程师需要面对的众多挑战之一。系统设计工程师必须决定在设计收发机时使用哪些元件，而时钟的产生以及如何其时钟分配给这些元件也会影响收发机的性能。
图1给出了一个典型的双载波信号WCDMA收发机。收发机所需的多个时钟之间的频率、相位和振幅存在着复杂的关系。尽管如此，设计工程师仍然可以很容易地开发出时钟分配策略。
在接收机端，14位AD9945(ADC 2)将下变频混频器的输出以128MHz的中频(IF)数字化。为使性能最优化，可利用带宽抖动小于300fs rms的差分LVPECL时钟将ADC时钟设为102.40MHz。采样时钟通过变压器或电容进行交流耦合。通过数字下变频器(DDC)AD6636来处理ADC输出，该器件可以提供来自WCDMA载波信号(I和Q数据流)的基带复合信号。DDC需要一个102.40MHz的LVDS时钟，该时钟相对ADC时钟延迟0.5ns。片内乘法器产生128MHz的频率，以便使数控振荡器(NCO)可以将IF信号转化成基带信号。
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| 图1：典型的双载波信号WCDMA收发机结构图，类似系统的时钟分配策略常常是设计工程师需要考虑的关键设计问题。 |
发射机接收两路WCDMA载波信号的未被过滤、经过交织的I和Q数据。数字上变频器(AD6633，DUC)执行脉冲整形和降低峰均功率比(PAPR)功能，并将W-CDMA载波信号上变频为19.20MHz的IF信号。DUC需要一个76.80MHz的CMOS时钟，并以76.80Msps的采样速率输出复合数据。ADC和DUC将输出数据输送到FPGA。时钟分频器件具有一个可调的延迟单元，该单元可使时钟输出延迟0.11ns，以便使同步发射通道和观察通道(observation path)。将该同步信号控制在符号周期的1/64之内可达到足够的线性度。
时钟为307.20MHz的FPGA执行数字预失真(DPD)功能，以4倍因子过采样DUC输出信号，从而以与ADC相同的数据速率产生复合信号。它以53.6Msps的采样速率(IF为57.60MHz)输出复合数据，该数据是AD9779双DAC的输入。DAC需要一个带低抖动差分LVDS驱动的614.40MHz时钟，其复合调制输出96MHz的第二中频信号。阻带频率为400MHz的三阶低通滤波器对复合输出进行滤波。模拟滤波器输出驱动模拟调制器，从而将96MHz的中频信号上变频为2.1GHz射频信号。
为实现最佳性能，12位AD9430(ADC 1)需要一个带宽抖动小于300fs rms的153.60MHz差分LVPECL时钟。它对经过下变频和滤波的高功率放大器的输出(提供57.60MHz中频的观察通道)进行数字化。 该通道对实现高性能数字预失真十分关键。ADC的输出信号由FPGA内置的NCO转化成19.20MHz的中频信号，它可提供153.6Msps的复合信号。10位AD9215 ADC3监测功率放大器的温度变化，并进行反馈以调整预失真系数。这个ADC需要一个30.72MHz的CMOS时钟。最后，该系统还需要低抖动(小于1ps rms)的参考时钟LVPECL副本。
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| 图2：图1八个时钟分频器件输出的相对时序图。 |
图2为系统时钟波形之间的相对延迟。图3为两个WCDMA载波信号的频谱，它们分别是以96MHz为中心的DAC(a)输出信号，和以128MHz为中心的ADC(b)输出信号。这个示例采用AD9510八通道、1.2GHz时钟分配IC，以说明系统设计工程师该如何设计时钟分配部分。
参考时钟为19.20MHz。片内PLL合成器和外部电压控制振荡器(VCO)产生一个614.40MHz系统时钟。8个独立可编程分频器可被编程为1和32之间的任一整数。它们的相位偏移可以以VCO时间周期的整数倍增加延迟，在本例中，VCO时间周期约为1.63ns。最后，通过利用该时钟分频器件提供的多个逻辑信号，可获得实现收发机所需要的LVPECL、LVDS和CMOS时钟输出电平。
收发机设计工程师通常使用相位噪声密度和定时抖动来确定时钟组件的性能。定时抖动限制了数字系统中的最大时钟频率、DAC的动态范围，以及ADC的有效位数(ENOB)。此外，系统设计工程师可以估算由抖动引起的误差向量幅度(EVM)、信噪比(SNR)和误码率(BER)指标的下降。这使系统设计工程师可以对用在收发机中的元件的性能和价格做出权衡，因此计算时钟分频器件输出的定时抖动非常有意义。
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| 图3：以96MHz为中心的AD9779双DAC输出和以128MHz为中心的AD9445 ADC 2输出的频谱图。 |
给定器件输出的单边带、相位噪声功率谱密度S(fm)之后，我们可以通过累计信号带宽上的Sθ(fm)来计算相位噪声。我们对带宽噪声十分关注，并假设积分下限频率(f1)等于输出频率(FOUT)偏移10kHz的频率值。
模块的时钟接收和时钟分频功能能够对时钟分配器件的性能产生重要影响。在时钟接收机中，连续相位噪声nφ(t)被限制在方波边缘，并与频率为±FIN的信号混叠在一起。混叠现象在分频器内也同样会发生，并将在时钟接收机电路内部产生噪声。相位噪声的均方差值(或标准差)见式1，它表示固定的定时抖动量在越高频率处引起的相位噪声越大。定时抖动等式见式2。
有些频率分频器电路根据输入信号对输出信号进行重采样。分频器的输出信号转换与输入信号转换是同步的，因此输入信号抖动将在输出信号中引起相同大小的抖动。这样，输出相位噪声σθrms将基于式3表示成输入相位偏移σθrms，IN的关系式，式3中的FOUT和 FIN分别为输出和输入频率，N为分频比。式4为式2的变换形式。
需要注意的是：由于输出频率被分频，所以在分频器输出端的定时抖动不变。所有带有相同信号逻辑电平(LVPECL、LVDS或CMOS)的输出驱动器具有相同的抖动量，而相位噪声密度将由输出通道分频比(N)决定。如果可调延迟单元被激活，则抖动将增加，从而使收发机设计工程师可在灵活性和定时抖动之间进行权衡。
抖动会降低ADC和DAC的系统性能。如果ADC采样时钟出现抖动，则提取采样值将稍提前或稍延迟。同样，DAC的时钟抖动会导致采样值在“错误”的时间被转换为模拟值，造成波形失真，并出现与抖动频率相关的伪信号成份。
高速、高分辨率ADC对采样时钟的质量特别敏感，因为跟踪与保持电路本质上是一个混频器，任何噪声、失真或时钟上的定时抖动都将与ADC输出端的有用信号混在一起。可由式5计算在特定满量程输入频率(fANALOG)下由孔径抖动(tjitter)引起的SNR下降。
在式5中，抖动均方根(tjitter)代表所有抖动源的均方根，包括时钟、模拟输入信号和ADC采样转换信号。欠采样应用对抖动特别敏感。IF采样接收机的性能通常受时钟相位噪声而不是数据转换器性能的限制。这在多载波信号接收机中更为明显。在孔径抖动可能影响ADC动态范围的情况下，应将时钟输入当作模拟信号看待。为避免用数字噪声调制时钟信号，时钟驱动器电源应与ADC输出电源隔离开来。
在上述系统中，可以用ADIsimCLK仿真时钟规划。用户可以使用该工具生成定制参考和VCO，或者从主要制造商提供的器件库中选择。用户通过使用高性能定制振荡器，可以确定片内PLL和时钟分配电路的基准抖动限制，然后更改参考电压和VCO的相位噪声，以确定对输出相位噪声和抖动的影响。
设计环路滤波器
由于VCO的相位噪声往往决定了在PLL环路带宽外部偏移频率处的时钟分配输出信号的相位噪声，因此VCO的相位噪声对系统性能影响非常大。宽带相位噪声基底通常决定着由VCO引起的定时抖动。在仿真工具的帮助下，有可能设计一个抖动性能与元件规格保持一致的用于片内PLL的环路滤波器。环路带宽对输出相位噪声/时间抖动的影响取决于VCO和参考振荡器的相位噪声。对于这个例子，我们可选择Sirenza VCO(VCO190-630T)和Epson-Toyocom晶体振荡器(TG-5001LA)，并选定目标带宽为10kHz，相位余量为45°。
VCO调整电压会影响到所需的环路滤波器类型。对于采用被动环路滤波器的最简单设计来说，VCO调节电压必须与电荷泵所需的电压相兼容。时钟分频器件具有连接电荷泵(VCP)的外电源引脚，因此电荷泵电压可以高于芯片其它部分的逻辑电压，这使得采用有源滤波器时的电压范围增大。利用ADIsimCLK仿真工具，我们可以设计PLL以获得指定的环路带宽和相位余量，计算环路滤波器的精确元件值，并采用这些值完成所有分析。用户可以用工业标准元件值构建环路滤波器，并观察它的性能是如何随元件参数的容差变化而变化。
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| 图4：针对图1中的OUT3时钟电路(a)，利用ADIsimCLK计算重要的系统性能参数(b)，ADIsimCLK还能显示各种相关的测量图(c、d和e)。 |
时钟仿真工具使收发机设计工程师能够使用端接选项和相位噪声密度信息。以图1的OUT3时钟为例，利用仿真工具可以估算由时间分频器的IF选择和定时时钟抖动引起的信噪比(SNR)下降值，还可以显示不同的测量图，并计算ADC的SNR和有效位数(ENOB)与IF的关系(图4)。
给定必需的动态范围后，用户能够计算IF采样结构所需的ADC分辨率，以及使时钟分频器件性能合乎某些空中接口的BER规格所需的相位噪声。这可以通过仿真工具调整频率规划(中频)、VCO和环路滤波器来实现。用户借助仿真工具，可以估算ADC采样时钟的相位噪声。
为提高式5的精度，必须在考虑由量化噪声、微分非线性度(DNL)和热噪声引起的SNR下降。所有这些项组合成式6中的另外一项，其中M为位数，ε为热噪声的最低有效位中的复合DNL均方根值。
然后，基于相邻通道选择性测试，收发机设计工程师可以估算当期望的弱信号频率附近有强信号时，采样时钟相互混频的结果。相邻通道将与采样时钟的相位噪声基底混频在一起，并表现为ADC输出端所期望的弱信号中的噪声。
利用仿真工具使收发机设计工程师可以在没有任何芯片的情况下设计时钟和频率规划策略，这有助于他们对收发机元件性能和成本做出必要的权衡。
作者：Demetrios Efstathiou；时钟和信号综合产品线系统设计工程师；Email: dimitrios.efstathiou@analog.com；Analog Devices公司
