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DRAM和SRAM基础知识 RAM（Random Access Memory）随机存取存储器对于系统性能的影响是每个PC用户都非常清楚的，所以很多朋友趁着现在的内存价格很低纷纷扩容了内存，希望借此来得到更高的 性能。不过现在市场是多种内存类型并存的，SDRAM、DDR SDRAM、RDRAM等等，如果你使用的还是非常古老的系统，可能还需要EDO DRAM、FP DRAM（块页）等现在不是很常见的内存。 对于很多用户或者有一定经验的高级用户来说，他可能能说出 Athlon XP和Pentium 4的主要不同点，能知道GeForce3和Radeon之间的区别，但是如果真的让他说出各种内存之间的实现机理的主要差别或者解释CAS 2和CAS 3之间的主要差别的话，就可能不是非常的清楚了。毕竟CPU和显卡之类的东西更容易引起我们的兴趣。我个人在这方面的知识也是比较片面甚至是一知半解的， 所以一直在收集这个方面的资料。在网上有很多很好的资源，其中Ars technica、Aceshardware、simpletech等网站的资料对于我系统的了解这个方面的知识有很大的帮助。本文主要以Ars technica的文章为基础编写而成，为大家比较详细的介绍RAM方面的知识。 虽然RAM的类型非常的多，但是这些内存在实现的机理方面还 是具有很多相同的地方，所以本文的将会分为几个部分进行介绍，第一部分主要介绍SRAM和异步DRAM（asynchronous DRAM），在以后的章节中会对于实现机理更加复杂的FP、EDO和SDRAM进行介绍，当然还会包括RDRAM和SGRAM等等。对于其中同你的观点相 悖的地方，欢迎大家一起进行技术方面的探讨。 存储原理 为了便于不同层次的读者都能基本的理解本文，所以我先来介绍 一下很多用户都知道的东西。RAM主要的作用就是存储代码和数据供CPU在需要的时候调用。但是这些数据并不是像用袋子盛米那么简单，更像是图书馆中用有 格子的书架存放书籍一样，不但要放进去还要能够在需要的时候准确的调用出来，虽然都是书但是每本书是不同的。对于RAM等存储器来说也是一样的，虽然存储 的都是代表0和1的代码，但是不同的组合就是不同的数据。 让我们重新回到书和书架上来，如果有一个书架上有10行和 10列格子（每行和每列都有0-9的编号），有100本书要存放在里面，那么我们使用一个行的编号＋一个列的编号就能确定某一本书的位置。如果已知这本书 的编号87，那么我们首先锁定第8行，然后找到第7列就能准确的找到这本书了。在RAM存储器中也是利用了相似的原理 现在让我们回到RAM存储器上，对于RAM存储器而言数据总 线是用来传入数据或者传出数据的。因为存储器中的存储空间是如果前面提到的存放图书的书架一样通过一定的规则定义的，所以我们可以通过这个规则来把数据存 放到存储器上相应的位置，而进行这种定位的工作就要依靠地址总线来实现了。对于CPU来说，RAM就象是一条长长的有很多空格的细线，每个空格都有一个唯 一的地址与之相对应。如果CPU想要从RAM中调用数据，它首先需要给地址总线发送地址数据定位要存取的数据，然后等待若干个时钟周期之后，数据总线就会 把数据传输给CPU。下面的示意图可以帮助你很好的理解这个过程。
上图中的小园点代表RAM中的存储空间，每一个都有一个唯一的地址线同它相连。当地址解码器接收到地址总线送来的地址数据之后，它会根据这个数据定位CPU想要调用的数据所在的位置，然后数据总线就会把其中的数据传送到CPU。 上面所列举的例子中CPU在一行数据中每次知识存取一个字节 的数据，但是在现实世界中是不同的，通常CPU每次需要调用32bit或者是64bit的数据（这是根据不同计算机系统的数据总线的位宽所决定的）。如果 数据总线是64bit的话，CPU就会在一个时间中存取8个字节的数据，因为每次还是存取1个字节的数据，64bit总线将不会显示出来任何的优 势，women工作的效率将会降低很多。 从“线”到“矩阵” 如果RAM对于CPU来说仅仅是一条“线”的话，还不能体现 实际的运行情况。因为如果实际情况真的是这样的话，在实际制造芯片的时候，会有很多实际的困难，特别是在需要设计大容量的RAM的时候。所以，一种更好的 能够降低成本的方法是让存储信息的“空格”排列为很多行－－每个“空格”对应一个bit存储的位置。这样，如果要存储1024bits的数据，那么你只要 使用32x32的矩阵就能够达到这个目的了。很明显，一个32x32的矩阵比一个1024bit的行设备更紧凑，实现起来也更加容易。请看下图：
知道了RAM的基本结构是什么样子的，我们就下面谈谈当存储字节的过程是怎样的： 上面的示意图显示的也仅仅是最简单状态下的情况，也就是当内 存条上仅仅只有一个RAM芯片的情况。对于X86处理器，它通过地址总线发出一个具有22位二进制数字的地址编码－－其中11位是行地址，另外11位是列 地址，这是通过RAM地址接口进行分离的。行地址解码器（row decoder）将会首先确定行地址，然后列地址解码器（column decoder）将会确定列地址，这样就能确定唯一的存储数据的位置，然后该数据就会通过RAM数据接口将数据传到数据总线。另外，需要注意的是，RAM 内部存储信息的矩阵并不是一个正方形的，也就是行和列的数目不是相同的－－行的数目比列的数目少。(后面我们在讨论DRAM的过程中会讲到为什么会这样)
上面的示意图粗略的概括了一个基本的SRAM芯片是如何工作 的。SRAM是“static RAM（静态随机存储器）”的简称，之所以这样命名是因为当数据被存入其中后不会消失（同DRAM动态随机存储器是不同，DRAM必须在一定的时间内不停 的刷新才能保持其中存储的数据）。一个SRAM单元通常由4-6只晶体管组成，当这个SRAM单元被赋予0或者1的状态之后，它会保持这个状态直到下次被 赋予新的状态或者断电之后才会更改或者消失。SRAM的速度相对比较快，而且比较省电，但是存储1bit的信息需要4-6只晶体管制造成本太高了 （DRAM只要1只晶体管就可以实现）。 RAM芯片 前面的介绍都相对比较简单、抽象。下面我们会结合实际的 RAM芯片进行介绍。在谈到这个问题的时候，我们会涉及到一个比较重要的技术：封装。你应该听说过诸如30线SIMMS、72线SIMMS和168线 DIMMS或者RIMMs其中的一个或者几个术语吧。如果要解释这些术语之间的不同，就应该了解RAM的封装技术。 SRAM芯片 早期的SRAM芯片采用了20线双列直插（DIP：Dual Inline Package）封装技术，它们之所以具有这么多的针脚，是因为它们必须：
下面的是一个16K x 1-bit SRAM芯片的针脚功能示意图： .
从Dout引脚读取1bit数据需要以下的步骤： SRAM读取操作1)通过地址总线把要读取的bit的地址传送到相应的读取地址引脚(这个时候/WE引脚应该没有激活，所以SRAM知道它不应该执行写入操作) 第三步之后，要读取的数据就会从DOut引脚传输到数据总线。怎么过程非常的简单吧？同样，写入1bit数据的过程也是非常的简单的。 SRAM写入操作1)通过地址总线确定要写入信息的位置(确定/OE引脚没有被激活） 经过上面的四个步骤之后，需要写入的数据就已经放在了需要写入的地方。 DRAM芯片 现在我们知道了在一个简单的SRAM芯片中进行读写操作的步 骤了了，然后我们来了解一下普通的DRAM芯片的工作情况。DRAM相对于SRAM来说更加复杂，因为在DRAM存储数据的过程中需要对于存储的信息不停 的刷新，这也是它们之间最大的不同。下面让我们看看DRAM芯片的针脚的作用。 最早、最简单也是最重要的一款DRAM芯片是Intel在 1979年发布的2188，这款芯片是16Kx1 DRAM 18线DIP封装。“16K x 1”的部分意思告诉我们这款芯片可以存储16384个bit数据，在同一个时期可以同时进行1bit的读取或者写入操作。(很抱歉找不到这款芯片的实物图 片，只好自己简单的画了一个示意图)
上面的示意图可以看出，DRAM和SRAM之间有着明显的不 同。首先你会看到地址引脚从14根变为7根，那么这颗16K DRAM是如何完成同16K SRAM一样的工作的呢？答案很简单，DRAM通过DRAM接口把地址一分为二，然后利用两个连续的时钟周期传输地址数据。这样就达到了使用一半的针脚实 现同SGRAM同样的功能的目的，这种技术被称为多路技术（multiplexing）。 那么为什么好减少地址引脚呢？这样做有什么好处呢？前面我们 曾经介绍过，存储1bit的数据SRAM需要4-6个晶体管但是DRAM仅仅需要1个晶体管，那么这样同样容量的SRAM的体积比DRAM大至少4倍。这 样就意味着你没有足够空间安放同样数量的引脚（因为针脚并没有因此减少4倍）。当然为了安装同样数量的针脚，也可以把芯片的体积加大，但是这样就提高芯片 的生产成本和功耗，所以减少针脚数目也是必要的，对于现在的大容量DRAM芯片，多路寻址技术已经是必不可少的了。 当然多路寻址技术也使得读写的过程更加复杂了，这样在设计的时候不仅仅DRAM芯片更加复杂了，DRAM接口也要更加复杂，在我们介绍DRAM读写过程之前，请大家看一张DRAM芯片内部结构示意图：
在上面的示意图中，你可以看到在DRAM结构中相对于 SRAM多了两个部分：由/RAS (Row Address Strobe：行地址脉冲选通器)引脚控制的行地址门闩线路（Row Address Latch）和由/CAS(Column Address Strobe：列地址脉冲选通器)引脚控制的列地址门闩线路（Column Address Latch）。 DRAM读取过程1)通过地址总线将行地址传输到地址引脚
4)/WE引脚被确定不被激活，所以DRAM知道它不会进行写入操作
8) /RAS和/CAS都不被激活，这样就可以进行下一个周期的数据操作了。 其实DRAM的写入的过程和读取过程是基本一样的，所以如果你真的理解了上面的过程就能知道写入过程了，所以这里我就不赘述了。（只要把第4步改为/WE引脚被激活就可以了）。 DRAM刷新我们已经提到过，DRAM同SRAM最大的不同就是不能比较 长久的保持数据，这项特性使得这种存储介质对于我们几乎没有任何的作用。但是DRAM设计师利用刷新的技术使得DRAM称为了现在对于我们最有用处的存储 介质。这里我仅仅简要的提及一下DRAM的刷新技术，因为在后面介绍FP、EDO等类型的内存的时候，你会发现它们具体的实现过程都是不同的。 DRAM内仅仅能保持其内存储的电荷非常短暂的时间，所以它 需要在其内的电荷消失之前就进行刷新直到下次写入数据或者计算机断电才停止。每次读写操作都能刷新DRAM内的电荷，所以DRAM就被设计为有规律的读取 DRAM内的内容。这样做有下面几个好处。第一，仅仅使用/RAS激活每一行就可以达到全部刷新的目的；第二，DRAM控制器来控制刷新，这样可以防止刷 新操作干扰有规律的读写操作。在文章的开始，我曾经说过一般行的数目比列的数据少。现在我可以告诉为什么会这样了，因为行越少用户刷新的时间就会越少。
RAM模块基础 在前面的一节文章中我们对于DRAM和SRAM的基 本工作原理做了一些简单的介绍，在我们所列举的例子中都是介绍了最基本的存储单元的工作模式，所以应该不难理解，看到很多朋友对于这个方面的东西很感兴 趣，今天我就继续介绍关于RAM（Random Access Memory）的部分知识。理解这个部分知识，是更好的了解以后我们介绍各种RAM的实际工作情况的基础。 在SRAM或者DRAM的每一个基本存储单位（也就是上一节 中介绍用来存储1bit信息的存储单位）都只能存储0或者1这样的数据，而且在上一节中IDT6167和Intel 2188芯片都仅仅只有Din（数据输入）和Dout（数据输出接口），而CPU存取数据的时候是按照字节（也就是8bit）来存储的，那么RAM究竟如 何满足CPU的这样的要求呢？ 首先为了能存储1字节(8 bit)的信息,就需要8个1bit RAM基本存储单元堆叠在一起，这也意味着这8颗芯片被赋予了同样的地址。下面的示意图可以帮助你比较形象的了解这一点（下图所示的图例中仅仅画了4个存储单元，大家当成8个来看就可以了）。
通常这8颗1bit芯片是通过地址总线和数据总线在PCB（印刷电路板）上连接而成的，对于CPU来说它就是一颗8bit的RAM芯片，而不再是独立的8个1 bit芯片。在上图所示的地址总线位宽是22bit，这样这个地址总线所能控制的存储模块的容量应该是222=4194304bit, 也就是4MB的容量；数据总线的位宽是8bit，就是通过刚才提到的8个1bit的基本存储单元的Dout并联在一起实现的－－这样也能够满足CPU的要 求了。（对于这种存储颗粒我们称之为4194304 x 8模块或者4Mx8，注意这里的“M”不是“MByte”而是“Mbit”）。 为了举例说明，我们用一条TI（德仪公司）出品的 TM4100GAD8 SIMM内存为例来说明，因为这种内存的构造相对比较简单，便于大家理解。TM4100GAD8基于4M x 8模块制造，容量4MB，采用30线SIMM封装。如果前面我说的东西你看明白了，就应该知道这条内存采用了4Mx1 DRAM颗粒。下面的数据是我在TI官方网站上找到的（目前很少有公司的网站还提供自己以前产品的数据）：
上面的电路示意图应该能够让我们更加清楚的理解这个问题,TM4100GAD8由8片4096x1bit芯片组成,VCC和VSS为所有的芯片提供5v的电压。每个芯片都具有/RAS、/CAS、/W引脚同内存相应的引脚连通。每个芯片都具有不同的数据输出/输出接口。这样我们应该就能够知道RAM是如何满足CPU存取数据的需要的了。 关于Bank的问题 前面我们讲述的都是8bit的内存，现在这种东西我们基本上 都接触不到了，更常用的是32bit、64bit或者128bit。由于前面我们已经讲到了4Mx1bit模块实现bit输入输出的方法，所以我们很容易 想到我们把足够多的芯片放在一个模块中就可以了。不过在实际应用中，仅仅这样做还是不行的，这里就需要引入bank的概念，bank是由多个模块组成的。 请看下面的示意图：
上面的示意图显示的是由4组8bit模块组成的一个 bank，如果构成模块的是4194304 x 1芯片，那么每个模块的架构应该是4194304x8(4MB)，这样4个模块就能组成一个位宽为32bit的bank，容量为16MB。当存储数据的时 候，第一模块存储字节1,第二个模块存储字节2，第三个模块存储字节3，第四个模块存储字节4，第五个模块存储字节5……如此循环知道达到内存所能达到的 最高容量。 文章读到这里，我们应该能知道，当我们的系统使用这种类型的 内存时，可以通过两种方式来增加这种类型内存的容量。第一种就是通过增加每一个独立模块的容量来增加bank的容量，另外一个方法就是增加bank的数 目。这样如果让这种类型的内存的容量提升到32MB，可以把每个模块的容量从4MB提升到8MB或者增加bank的数目。 前面我们用来举例的这种30线的SIMM一般是用在486级 别的电脑上的，而现在的Pentium级别的电脑所使用的内存同这个是不同的。而截止到现在，我的这篇文章还没有涉及到我们目前所使用的内存，不过不要着 急，相信充分的理解我现在所谈论的东西将有助于你理解以后的内容。不过这里可以先告诉大家的是Pentium级别的内存和486系统的内存之间的主要差异 在于它们的RAM芯片。 SIMM和DIMM 前面我们既然提到了30线的DIMM，那么我们就来介绍一下
SIMM以及与之相对应的DIMM。其实SIMM和DIMM都是内存条的封装形式的一种（这里说的不是芯片的封装形式），因为每片内存颗粒无法直接同计算
机进行连接并且通讯的，并且它们单颗颗粒的容量有限而且涉及到前面提及的数据传输位宽等方面的原因，所以内存厂商需要通过一定的形式把它们组织到一起，这
样就产生了不同的内存封装形式。 首先我们来介绍一下SIMM，如下图（上面一条是30线DIMM内存，下面一条是72线DIMM内存）：
在DIMM内存中的颗粒采用了DIP（Dual Inline Package：双列直插封装）封装，如上图中黑色的芯片。早期的内存颗粒是直接焊接在主板上面的，这样如果一片内存出现故障，那么整个主板都要报废了。 后来在主板上出现了内存颗粒插槽，这样就可以更换内存颗粒了，但是热膨胀的缘故，每使用一段时间你就需要打开机箱把内存颗粒按回插槽。 除了这些原因，更重要的是我们前面提到的数据总线位宽等方面 的原因使得工程师着手设计了SIMM（Single Inline Memory Module）封装和DIMM（Double Inline Memory Module）的内存,它们通过主板上的内存插槽同主板进行通讯。这样的设计解决了原来所有的问题。SIMM内存根据引脚分为30线和72线，目前我们都 很少用到了。
SIMM根据内存颗粒分布可以分为单面内存和双面内存，一般 的容量为1、4、16MB的SIMM内存都是单面的，更大的容量的SIMM内存是双面的。在我们本文中所列举的TM4100GAD8就是一款30线的内 存，它每次仅能传输8bit的数据－－从前面的示意图中我们也知道这30线引脚中有11线是地址引线，8线是数据引线，还有其它的控制引线，对于当时的封 装工艺这已经是比较不错了。比较细心的读者会问为什么还有三条空信号引脚？因为这种内存的数据输出总线位宽只有8bit，所以即使将空信号引脚转换为地址 总线提高寻址范围，但是并没有足够多的引脚用于数据的输出。72线的SIMM内存的容量不但可以更大，而且数据总线的位宽也得到了极大的提高。一条72线 SIMM内存的数据总线位宽是32bit，它的数据输出能力大大提高了。
DIMM是目前我们使用的内存的 主要封装形式，比如SDRAM、DDR SDRAM、RDRAM，其中SDRAM具有168线引脚并且提供了64bit数据寻址能力。DIMM的工作电压一般是3.3v或者5v，并且分为 unbuffered和buffered两种。上图上面的内存就是168线的SDRAM，而下面的内存是72线的SIMM。需要指出的是在SIMM和 DIMM内存之间不仅仅是引脚数目的不同，另外在电气特性、封装特点上都有明显的差别，特别是它们的芯片之间的差别相当的大。因为按照原来内存制造方法， 制造这种内存的时候是不需要把64个芯片组装在一起构成一个64bit的模块的，得益于今年来生产工艺的提高和改进，现在的高密度DRAM芯片可以具有不 止一个Din和Dout信号引脚，并且可以根据不同的需要在DRAM芯片上制造4、8、16、32或者64条数据引脚。 如果一个DRAM芯片具有8个数据引脚，那么这个基本储存单 元一次就可以输出8bit的数据，而不像是在原来的TM4100GAD8 SIMM芯片中每次仅仅能输出1bit数据了。这样的话，如果我们需要制造一个同TM4100GAD8一样容量的内存，那么我们可以不使用前面所使用的 4M x 1bit芯片，而是采用1M x 8bit芯片，这样仅仅需要4片芯片就可以得到一个容量为4MB，位宽为32bit的模组。芯片数目减少最直接的好处当然是可以减少功耗了，当然也简化了 生产过程。 下面的图只是为了说明这个问题而制作的，它展示的是一种72 线的4MB SIMM内存，采用了4片1Mx8bit DRAM芯片。但是至于是不是真的有这样的一款产品我也不能确定，因为目前为之我找不到实际的产品相关资料，所以这个只是为了帮助大家理解这个问题，不要 对于是否有这样的产品而斤斤计较。
这样一来，只要4片采用具有8bit位宽的内存颗粒就可以达 到同样的容量，当然这样的内存条工作原理在理解的过程中比原来略微复杂一点。我们看到在上面的4Mbit×8bit芯片中，依然还是有10条地址总线引 脚，但是/CAS和/RAS引脚却从原来的1条增加到4条。当然数据输入输出引脚线数目是32条。 其实TI公司的TM124BBJ32F和TM248CBJ32F前面的我所列举的例子是比较相似的：
这两款内存的容量均为4MB,位 宽为32bit，当然也属于DRAM了。TM124BBJ32F内存为单面而TM248CBJ32F双面的两种模式，不过其中单面TM124BBJ32F 有些奇怪，在它的内存条上只有两颗内存芯片，这样每颗内存芯片应该是2MBx16bit。另外，双面的TM248CBJ32F由4片1Mx8bit DRAM芯片组成。
上面的示意图和表格是TM124BBJ32F和TM248CBJ32F的示意图和表格，我们可以很容易的理解它们的工作模式。 对于TM124BBJ32F来 说：因为是2MBx16bit的颗粒，所以当RAS0引脚为低电平时，DQ0-DQ15输出/输入引脚有效，所以它可以同时传送一个16bit数据；让 RAS1引脚为低电平时，DQ16-DQ31输出/输入引脚有效，也可以一次传送一个16bit数据。 对于TM248CBJ32F来 说：因为是1MBx8bit的颗粒，所以情况同前面是不同的，当RAS0引脚为低电平时，DQ0-DQ7输出/输入引脚有效，所以它可以同时传送一个 8bit数据；让RAS1引脚为低电平时，DQ6-DQ15输出/输入引脚有效，也可以一次传送一个8bit数据；让RAS2引脚为低电平时，DQ16- DQ23输出/输入引脚有效，也可以一次传送一个8bit数据；让RAS3引脚为低电平时，DQ24-DQ31输出/输入引脚有效，也可以一次传送一个 8bit数据(注意这里虽然都是控制输出8bit或者16bit地址，但是它们之间分别代表的含义是不同的)。当然在确定地址的时候，还是需要CAS控制 电路配合的。
DRAM读取过程 其实我们在以前的文章中已经讨论过DRAM的读写过程了，不 过对于内存比较了解的朋友都会发现在前面的介绍中仅仅是对于内存的大致读取过程进行了简述，很多重要的细节都没有详细的讨论。所以我们在文章的这一节的内 容中对于这个过程进行详细的讨论。下面就是异步内存的读取过程的步骤，因为异步DRAM的运行并不需要同处理器同频，它的时序信号控制、寻址等操作基本上 说是独立控制的，也就是由内存芯片本身所控制，所以在讨论起来比较简单，我们仅仅需要考虑DRAM本身的情况就可以了（这个系列的文章也是本着循序渐进的 原则让大家更好的理解内存的工作原理的）：
在内存的读取过程中，需要我们考虑的有两个主要类型的延迟。 第一类的是连续的DRAM读操作之间的延迟。内存不可能在进行完一个读取操作之后就立刻进行第两个读取操作，因为DRAM的读取操作包括电容器的充电和放 电另外还包括把信号传送出去的时间，所以在两个读取操作中间至少留出足够的时间让让内存进行这些方面的操作。 在连续的两次读取操作之间，第一种类型的延迟包括 /RAS和 /CAS预充电延迟时间。在 /RAS被激活并且失活之后，你必须给它足够的时间为下次激活做好准备。下图可以帮助你更好了解这个过程。
/CAS预充电的过程失一样的，你只要把上图种的“RAS”换成“CAS”就可以了。 从前面我们介绍的DRAM读取过 程的8个步骤中，我们可以了解到 /RAS和 /CAS预充电过程是依次进行的，所以我们在一定的时间里只能进行有限次数的读取操作。特别是在第8个步骤中，当一次读取操作周期结束之后，我们必须让 /RAS和/CAS引脚都失活。实际上，在你让它们失活之后，必须等待预充电过程结束之后才能开始下一个操作（或者还是读取操作、或者是写入操作、或者是 刷新操作）。 当然在两次读取操作之间的预充电 时间不是限制DRAM速度的唯一因素。第二种延迟类型是叫做内部读取延迟（ inside-the-read）。这种延迟同同两次读取操作之间的延迟非常的相似，但是不是由停止 /RAS和/CAS激活而产生的，而是由于要激活 /RAS和/CAS而产生的。比如，行存取时间(tRAC)－－它就是在你激活RAS和数据最终出现在数据总线之间的时间。同样的列存取时间 (tCAC)就是激活 /CAS引脚和数据最终出现在数据总线上之间的时间。下面的示意图可以帮助你更好的理解这两种类型的延迟：
上面的图仅仅是一个示意图，下面的时序图可以帮助你了解不同的延迟时间发生的顺序：
现在让我们花一点时间结合前面介绍的读取过程来研究一下上面的这张示意图： 1) 首先看上图第一行，在预充电期间行地址通过地址总线传输到地址引脚，这个期间RAS未被激活，在第三行Address BUS中我们看到数据在这个期间正在行地址总线上，这个期间CAS也处于预充电状态； 相信经过这样的说明大家应该了解DRAM的读取过程了。在这个基础上我们就可以开始认识SIMM或者DIMM的潜伏期（ latency）问题了。首先我们来继续澄清一下几个概念。 DRAM潜伏期类型分为两种：访 问时间（ access time）和周期时间（ cycle time）。其中访问时间（ access time）同前面我们谈论的第二种类型的延迟有关，也就是同读取周期中的延迟时间；而周期时间（cycle time）同我们前面谈论的第一种类型的延迟有关，也就是受到两个读取周期之间的延迟时间影响。当然潜伏期的时间很短，都是用纳秒来衡量的。 对于异步 DRAM芯片，访问时间就是从行地址到达行地址引脚的时间起截至到数据被传输到数据引脚的时间段。这样，访问时间为60纳秒的 DIMM意味着当我们下达读取数据的命令后，地址数据被送到地址引脚之后要等待60纳米才能达到数据输出引脚。周期时间，从字面上理解就是从两个连续读取 操作之间的时间间隔。如何尽可能的减小DRAM的周期时间和访问时间是我们这篇文章后半部分将要详细的讨论的问题。 我们平时说到DRAM内存是多少 多少纳秒,这里指的一般是访问时间（我们也会对于为什么采取这样的标称方法进行解释）。我们都知道访问时间越短，意味着内存工作频率会越高。当然内存工作 频率越高，意味着可以适应外频更高的处理器。如果处理器的时钟周期较短，而DRAM的潜伏期较长，处理器在很多时间里都是等到DRAM传送数据。因此当 DRAM一定时，比如时潜伏期为70纳秒，那么一颗 1GHz PIII等待数据的时间将会比一颗 400MHz PII处理器长。当然出现这样的现象是每个用户都不愿意看到的，当的使用的内存速度越慢或者说你的处理器相对越快，你的处理器就会由更多的性能都被这样的 等待浪费了。
在《深入了解内存（三）—— DRAM读取过程》一文中我们介绍了DRAM的详细的读取过程，在本文的这一节中我们将要开始了解FPM DRAM（ Fast Page Mode DRAM），也就是我们常说的快页内存。之所以称之为快页内存，因为它以4字节突发模式传送数据，这4个字节来自同一列或者说同一页。 如何理解这种读取方式呢？FPM DRAM如果要突发4个字节的数据，它依然需要依次的读取每一个字节的数据，比如它要读取第一个字节的数据，这个时候的情况同前面介绍的DRAM读取方式是一样的（我们依然通过读取下面的FPM读取时序图来了解它的工作方式）：
我想你一定看到过诸如6－3－3－3这样的内存标注方法，其中的6表示从最初状态读取第一组数据需要6个时钟周期，而读取另外三个数据仅仅需要3个时钟周期就能达到目的了。 需要特别指出的是，在上面的时序 图中，我们并没有标注出 FPM DRAM进行第二个、第三个、第四个数据输出的前进行新的列地址选通的时间，但是从上面的示意图中我们可以看到Col.2同Data1和D2之间都没有重 叠，所以这三个数据的输出是进行完毕一个再进行的另一个，因此再上一次数据传输完毕到下一次列地址传输之间还有一点小小的延迟。请看下图：
EDO DRAM（ Extended Data Out DRAM：扩展数据输出DRAM） 在介绍FPM的读取过程的最后我 着重提到了 FPM DRAM是在上一次的数据读取完毕才会进行下一个数据的读取，但是对于EDO DRAM却是完全不一样的。 EDO DRAM可以在输出数据的同时进行下一个列地址选通,我们依然结合下面的EDO读取时序图来了解EDO DRAM读取数据的过程：
SDRAM主要谈论我们大家都能接触到的 SDRAM内存了，首先得承认SDRAM同我们之前介绍的异步DRAM是差别非常大的。它的基本原理同前面提到的DRAM还是基本一样的（比如基本存储单 元都是按照阵列排列，都有RAS和CAS的概念），不过这些存储单元的组织和控制同DRAM就具有相当大的差别了。在前面我们讨论其它类型的内存都是采用 了以具体的产品为例来讲述的，所以这里我们依然采用这种形式，这次我们以 MICRON MT48LC4M4A1 16MB SDRAM为例。（如果你感兴趣可以去www.micronsemi.com网站查找相应的资料）。 如果你还记得我们在前面介绍的 DRAM相关内容，那么应该还记得 DRAM是以bank来组织存储单元的。因为每个内存bank的位宽是同数据总线阿位宽一样的。所以对于SIMM,你必须把多个SIMM放在一个bank 之中来满足32bit或者64bit数据总线的要求。DIMM具有更多阿引脚，所以单个DIMM可以提供足够的同数据总线相适应的位宽－－这样每个 bank只要一个DIMM就可以了。而且 SDRAM更进一步的是可以在单个的DIMM中存在多个bank，这样不但能够满足数据总线的需要还能进一步的提高总线的性能。下面就让我来解释一下： 在我们前面讨论的DRAM读取方 式中，当一个读取周期结束后，/RAS和/CAS都必须停止激活然后有一个短暂的预充电期才能进入到下一次的读取周期中。但是一个具有两个bank的 SDRAM的模组中，其中一个bank在进行预充电的期间另一个bank却可以被调用－－这样当你需要读取已经预充电的bank的数据时，就无需等待而是 可以直接调用了。为了实现这个功能，SDRAM就需要增加对于多个bank的管理，这样就可以实现控制其中的bank进行预充电，并且在需要使用的时候随 时调用了。这样一个具有两个bank的SDRAM一般会多一根叫做BA0的引脚，实现在两个bank之间的选择－－一般的BA0是低电平表示Bank0被 选择，而BA0是高电平Bank1就会被选中。 可见，虽然SDRAM在基本的原 理上比如基本存储的结构都是基本一样的，但是在整个内存架构的组织上是不同的，而且在存储单元的控制上也是有着相当大的区别的。因为异步DRAM同处理器 和芯片的时钟并没有什么关系，所以芯片组只能按照DRAM内存的时序要求“被动”的操作DRAM控制引脚。SDRAM因为要同CPU和芯片组共享时钟，所 以芯片组可以主动的在每个时钟的上升沿发给引脚控制命令。
上图显示的就是MT48LC4M4A1 16MB SDRAM内存颗粒的引脚示意图，它采用了50引脚的TSOP封装，符合PC100规范。这种内存颗粒将同系统时钟同步运行。这种内存颗粒的架构1Mx16-512Kx16x2，每bank行地址数目是11，列地址数目是8。我们首先来介绍一下这种内存颗粒的引脚定义：
下面的表格在不同的状态下（或者说不同命令下）的各个引脚的信号。“H”代表高电平，“L”代表低电平，“X”代表可以是任何状态，也就是该引脚同该命令并没有直接的关系。
如果你对于我们前面介绍的内容有了真的有所了解了，看到上面的芯片引脚示意图和各个针脚的功能示意图就基本对于SDRAM的工作工程有了一个基本的了解了，在下面的章节里我们就对于这个过程进行详细的介绍,首先我们对于一些基本的概念做一些了解。 这条SDRAM颗粒采用了双bank（每bank 512K x 16 DRAM）的工作电压是3.3V，并且采用同步接口方式（所有的信号都是时钟信号的上升沿触发）。每一个512K x 16-bitbank由2,048行乘以256列个基本存储单元构成，输出数据位宽是16 bit。Read和write操作都是通过突发导向模式访问SDRAM的；这种访问模式以访问指定的区域开始的，然后按照预先设定的方式定位其它的数据的 所在。每次访问都是以ACTIVE命令启动的，然后仅仅跟着一个READ或者WRITE命令。不过在进行所有这些操作之前，SDRAM必须首先进行初始 化。
SDRAM在上电之后，必须首先按照预定的方式进行初始化才 能正常的运行。一旦VDD和VDDQ被同时供电并且时钟稳定下来，SDRAM就需要一个100微秒的延迟，在这个时间段中COMMAND INHIBIT和NOP指令有效，这个过程实际上就是内存的自检过程，一旦这个过程通过之后一个PRECHARGE命令就会紧紧随着最后一个 COMMAND INHIBIT或者NOP指令而生效，这个期间所有的内存都处于空闲（idle）状态，随后会执行两个AUTOREFRESH周期、当 AUTOREFRESH周期完毕之后，SDRAM为进行Mode Register编程做好了准备。因为Mode Register上电会引起一个为止的状态，它会在进行所有正常指令之前被载入。至此，初始化过程完成。
Mode Register一般被用于定义SDRAM运行的模式。其中包括了突发长度（burst length）、突发类型（burst type）、CAS延迟（CAS latency）、运行方式（operating mode）和写入突发模式（如Figure 1所示）。Mode Register通过LOAD MODE REGISTER命令进行编程，这组信息将会一直保存在Mode Register中直到内存掉电之后才会消失。Mode Register中的M0-M2是用来定义突发长度（burst length）的,M3定义突发类型(sequential或者interleaved),M4-M6定义CAS延迟,M7和M8定义运行模式，M9定义 写入突发模式（write burst mode）,M10和 M11目前保留。Mode Register必须在所有的bank都处于idle状态下才能被载入，在所有初始化工组都进行完毕之前，控制器必须等待一定的时间。在初始化过程中发生 了任何非法的操作都可能导致初始化失败从而导致整个计算机系统不能启动。
Read和write操作都是通 过突发模式访问SDRAM的，当然突发模式的长度都是在初始化过程中载入Mode Register中载入的参数，这些参数当然是由厂商或者用户定义的。在Figure 1中我们看到突发长度决定了READ或者WRITE命令能够访问的列地址的最大数目。对于sequential和 interleaved这两种突发模式它们的突发长度是1、2、4、8，另外全页（full－page）突发模式仅仅适用于sequential类型。全 页突发可以用BURST TERMINATE命令连接来产生任意的突发长度。保留状态（Reserved states）主要用于应付未来的不兼容的情况而准备的。当一个READ或者WRITE命令被发出之后，这个时候突发长度就被选定了。所有的访问操作都会 以这个突发长度为限进行读取操作。当突发长度设为2时，A1-A7将会作为数据输入输出的列地址线；当突发长度设定为4时，A2-A7将会作为数据输入输 出的列地址线；当突发长度被设定为8时，A3-A7将会作为数据输入输出的列地址线。
突发类型主要分为两种：sequential和interleaved——主要由M3所决定。访问顺序主要由突发长度、突发类型和起始列地址所决定，如下表：
这两条指令是CS信号的两个不同的状态。前面我们提到 /CS信号可以赋予芯片两种状态：参与工作和休息。 /CS处于未激活状态（也就是禁止指令生效的时候）， SDRAM此时不对于任何传送到这个引脚上的指令作出反应； /CS引脚处于激活状态的情况下才会对于传送到引脚上的指令作出反应。 空指令（NOP）这个指令将激活 /CS，但是它仅仅告诉芯片什么说不作——但是为什么要有这样的看似多余的指令呢？在后面的CAS延迟时间中我们将会涉及到。
如果要了解基本的 READ和WRITE操作，那么你就应该需要了解这三条指令。 ACTIVATE指令的主要就是选择一个bank并且激活相应的行； READ指令就是读取指定的行的数据； WRITE指令就是在指定的bank和列中写入数据。下面就让我们看看SDRAM读取时序图：
1) 行地址通过地址总线传输到地址引脚（Address Bus行），当在第一个时钟周期的上升沿，通过ACTIVATE指令通过 /CS激活了相应的行地址－－当然确定指定的行之前BA0引脚会选择相应的bank。
SDRAM读取过程分析 BANK/行的激活过程 在进行任何的READ或者 WRITE命令的之前，SDRAM首先要选择进行操作的bank，并且还要打开这个bank中的相应的行。完成这个任务要通过ACTIVE命令来实现， （具体的说，ACTIVE命令主要在subsequent访问模式用于打开/激活所选bank中的行。其中BA引脚输入的信号决定bank的选择，而 A0－A10地址引脚决定行地址。被打开的行保持打开/激活状态直到下一次所在bank执行Precharge命令－－一般的一个Precharge命令 用于在同一个bank中打开不同的行之前）如下图所示显示的CS（芯片选择）信号是低电平处于有效状态；RAS信号是低电平处于有效状态；CAS信号是高 电平，表示还没有进行列选择；WE信号是高电平，表现芯片不会进行写操作：
当ACTIVE命令执行完毕之
后，需要进行操作的bank中的行就会被打开，这个时候就可以进一步执行READ或者WRITE命令，当然进行这个命令要受限于
tRCD（Time－RAS to CAS
Delay）规格。tRCD(MIN)就是从开始执行ACTIVE命令到执行READ或者WRITE命令的时间差。比如说，tRCD如果为20ns，当时
钟频率为125MHz（也就是每周期8ns）时，tRCD所占据的时钟周期为2.5-3个时钟周期。请看图2，一般的情况下2
当SDRAM需要在同一 个bank中打开另外一行时，Prechargerd命令会先把已经打开的行关闭，然后由一个ACTIVE来打开新的行。同一个bank中，在两个相邻的 ACTIVE命令之间的时间间隔叫做tRC。在不同的bank之间，执行两个ACTIVE命令之间的时间间隔叫做tRRD。
SDRAM读取状态进阶分析 当行地址选定并且相应的行被打开 之后，READ命令将要开始执行，如图3所示。BA引脚依然决定对于哪个bank进行操作，A10引脚的信号决定了是否进行AUTO PRECHAGE－－一般的读取操作中AUTO PRECHAGE处于低电平也就是无效状态，如果它处于高电平就说明在读取突发进行完毕之后所读取的行会进入预充电状态，该行也会从打开状态变为关闭状 态。A0－A7传输列地址数据。CS依然处于低电平状态，保证对于需要操作芯片的选择。RAS此时处于高电平，因为该行已经打开直到执行PRECHAGE 命令才会关闭，所以RAS此时处于无效状态。因为这个时候是对于列的选择，所以RAS处于低电平状态，进行列地址的选择。因为是读取操作WE当然是高电 平，处于无效的状态。
在读取突发过程中，当READ命令开始执行之后经过CAS延迟之后的时间数据就会出现在数据总线上，当然随后相邻的数据都是在紧接着的时钟周期的上升沿依次发出。图4所示的就是在各种CAS延迟设定下的从READ命令到数据输出的情况：
当完成了读取突发操作之后，如果 这个时候没有其它的命令进行初始化，那么DQs将会进入到HighZ状态。然后内存就会进入全页突发模式，直到被中止－－否则的话，即使是读取到了页尾， 它会从该行的列0重新开始读取。任何的READ突发能够被持续READ命令所中止，并且具有新的突发长度的READ命令所产生的数据后可以紧紧跟着前面 READ突发命令所产生的数据发出。这样就能够保持数据的连贯性。图5可以让你理解这种情况：
从上图可以看到，为了保证数据的连贯性，新的READ突发命 令会在上一个READ突发命令所产生的数据之前的x个周期执行。在这里x等于CAS延迟时间减1。图5中可以看到，当CAS延迟等于1时，在Dout n＋3数据传输的时钟周期的上升沿，新的READ命令就开始执行（1－1＝0）；同样在CAS延迟时间等于3时，新的READ指令在Dout n＋1数据传输的时钟周期的上升沿开始执行——提前了3－1＝2个周期。可见一个READ命令可以在前一个READ读取过程中的任何一个时钟周期开始初始 化。
图6所显示的是在CAS分别设置 尾1、2、3的状态下，进行随机读取的操作的情况。当CAS1时情况很好理解，新的READ指令总是在前一个READ指令所产生的数据传输的时钟周期的上 升沿开始初始化；在CAS3的情况下，为了保证数据输出的连续性，新的READ指令必须提前2个时钟周期初始化，这样我们就看到新的READ指令是紧紧接 着上一个READ指令进行初始化的。
当然任何READ命令所产生的数 据将会被持续的WRITE命令所中止，而且在最后的数据之后的可以紧紧跟着一个WRITE命令（因为受到从READ到WRITE转变的限制，必须等待数据 传输完毕才能进行数据写入）。WRITE突发命令是在READ命令数据传输完毕的第一个时钟周期的上升沿开始的。不过，在有的系统中由于SDRAM DQM会经过一个高低电平的转换，所以被设计成为在最后读取数据和WRITE命令之间有一个时钟周期的延迟。 |
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