|
一、群组布线;群组布线包括总线布线和一次布多外Trance.
1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。群组布线只能在一个层中， 不允许打过孔。也可以在群组布线过程中，右键，“CHANGE Control Trace”
Cadence CIS即 原理图中， 放大缩小缩小的快捷键 按住CTRL键+鼠标中间滚轮）
5. ALLEGRO 出光绘文件前，最好加个PHOTO_OUTLINE,确认输出光绘文件的范围
Class: manufacture — Subclass: photoplot outline
6. 光绘设置详解http://www./bbs/viewthread.php?tid=28&page=1
ALLEGRO 标注 1. dimension linear : 对于比较规则，简单的板子，通常采用.
2.dimension datum ：对于较复杂的板子可以采用。
先确定一个基准点，接下来对每个点所标注的数据都是相对基准点的坐标值。
Manufacture——dimension/draft —–dimension linear / dimension datum
2.
表层铺铜时，由于铺铜和PIN 的间距问题，在PIN 和PIN 之间经常产生一些尖角。
产生这种原因的解决办法：
一。一个一个修改Boundary
二。直接操作：在 Add Shape 后，shape —parameters 里，Create pin Voids 选中 IN line
3.
倒角
Manufacture——dimension/draft――Fillet 圆角
Manufacture——dimension/draft――Chamfer 斜角
以上操作只对LINE 画的外框有效，而对Shape 无效。
4.
实时显示走线的长度
Setup—user Preferences ETC栏中勾选 ALLEGRO etch length on
5.
LAYOUT 中，使用AUTO Rename
具体操作： 首先将不需要Rename 的元件 FIXED 然后选择：logic —–auto rename Refdes—rename ………..
6. Display
SETUP——user preference——………
7. ALLEGRO中如何查找元件：、用Display —-element 或都-Display—–Highlight 然后在FIND 标签中的”FING BY NAME ”下拉SYMBOL，填入所查找的元件编号，ENTER。
8.
重复点：依据板子外形OUTLINE 画出Route-keep in等层时（相当于Shape）做法：
Shape—compose shape .FIND标签中过虑器选择好。点选外框线。 最后选择DONE 可以完成操作。
9.
文件中的所有线束看起来都是一个的大小，原因是（15.X版本）Setup-user preference 中。DISPLAY 中的nolinewidth 被勾选上。只需去掉勾选即可。
10
ORCAD，原理图库的中管脚名称不能重复。（电源管脚除外）设置成电源管脚时，只需将管 脚属性设置成POWER.
Allegro设计PCB经验
1、 做元器件封装时,没有电气连接的焊盘,定义pin number 应该为多少?
答：放焊盘时，应该选择 Mechanical
2、 在allegro中,如何加泪滴？
答：
1.要先打开所有的走线层，执行命令 route->gloss->parameters..,出现对话框，点选pad and T connection fillet，再点其左边的方格，点选circular pads,pins,vias,T connections./OK/GLOSS即可。
2.route->gloss-> add fillet
注: 无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走线层就不会有执行
3、（1）尺寸标注最好用1×0.3大小的箭头, 设置为：
arrow -> 3point
head length：1.0
head width：0.3
（2）尺寸标注文本设置为：Text block: 3
4、 问：Allegro层的切换用什么快捷键呀?
用” -”" +” 号切换!
5、 如何实现线框的 COPY? 做元器件封装时,有没有办法把 Package Geometry -> silkscreen_top 的线 COPY 到 Package Geometry -> Assembly_top ?
选copy，点中silkscreen 线框，把复制的线框拖离原线框，然后再change到assembly，把assembly线框mov回原线框位置，完成复制。
6、 Display_Top层、Assemble_Top层 和 Silkscreen_Top层 有什么区别？
7、 做元器件封装时,焊盘能不能更换?不是删除再放. 比如：smd91x17.pad 换成 smd91x16b.pad。
→
然后点击 Replace 。
8、 差分线、蛇型线、等长线这三类线如何设置?又是如何画出来的?
9、 盲孔（Blind vias）是将几层内部PCB与表面PCB连接，不须穿透整个板子，埋孔（Buried vias）则只连接内部的PCB。
10、能否只关闭覆铜而保留走线（etch）？
可以！点SETUP 菜单 下的 Uers Preference…(参数设置) 选项，选择右边 SHAPE选项 把 no_shape_filt 勾上。
11、做元件怎么改放好的焊盘编号?
打开Pin_Number层，用Edit–>Text来修改。
12、怎样在allegro里把PCB板整个旋转90度呢？
选中MOVE命令（在Options下面的Point选择User Pick，在Find里勾上所有你要的）
右击选中Temp Group
选中整个板子（也可选择你需要的一部分或几部分）
右击选中Complete
点击一点作为User Pick
右 击选中Rotate
就可以旋转了
13、在Allegro中,如何设置不同网络有不同的颜色?
hilight—在旁边控制栏里面的options选颜色，在finder里面勾 net，输入要高亮的网络名，或直接点网络飞线。
14、对整修原理图重新编号
Tools – Annotate …
15、怎么把一个元件分成两部分画? Capture绘制元件库时，怎么分成part1、part2?
点选菜单View下面的Next part就可以了！
在新建库下面有个package type选项.
homogeneous:同类的.
heterogeneous:不同类的,异类的.
若你想做两个相同的PART,则选择第一项,同时将parts per PKG.改为2,即可. 若你想做两个不同的PART,则选择第二项,同时将parts per PKG.改为2,即可.
16、在原理图中画好的器件,现在在库中修改了,怎么才能把它在原理图中更新(不通过删除原 来的器件,重新放置) ?
17、在allegro中,如何锁定元器件?
点击选择要锁定的元器 件。
18、allegro中,在关了网络飞线的情况下,移动元器件时,能否显示网络飞线?
只要这两个都不打勾，本来显示了飞线， 然后，移动时是可以显示飞线的
19、装配层assembly与丝印层silkscreen都要放置元件序号吗？
IC元件必須在裝配面(Assembly)及丝印SilkScreen面製作 Reference Designators（RefDes），选择“Layout”——“Labels”——“RefDes”便可以在options中设置 了，Assembly之RefDes放在元件內，Silkscreen之RefDes放在元件外。
问:铺铜部分有没有单独的显示设置.我想把铺铜关隐了.
答: 可以只显示轮廓吧 setup—-user——— pre……..SHApe——- display_fill 勾选 no shape_fill这样铺铜只显示轮廓
ALLEGRO 拼板
可能不是叫拼版，只是叫合并。不过我觉得效果是一样的。
把一块pcb与另一块pcb合并的方法（net 还在）
1，打开pcb1，在tools选择create module，然后选中整个pcb，在命令行里输入pick origin。生成*.mdd文件，放在pcb2的目录下
2，打开pcb2，在place选择manually，在advancedsetting内 勾上library。在placement list上的module definitions会出现刚才生成的*.mdd文件 |
ALLEGRO使用（V16.2）-DRC错误代码对照
| 代码 |
相关对象 |
说明 |
| 单一字符代码 |
| L |
Line |
走线 |
| P |
Pin |
元件脚 |
| V |
Via |
贯穿孔 |
| K |
Keep in/out |
允许区域/禁止区域 |
| C |
Component |
元件层级 |
| E |
Electrical Constraint |
电气约束 |
| J |
T-Junction |
呈现T形的走线 |
| I |
Island Form |
被Pin或Via围成的负片孤铜 |
|
|
|
| 错误代码前置码说明 |
|
|
| W |
Wire |
与走线相关的错误 |
| D |
Design |
与整个电路板相关的错误 |
| M |
Soldemask |
与防焊层相关的错误 |
|
|
|
| 错误代码后置码说明 |
|
|
| S |
Shape/Stub |
与走线层的Shape或分支相关的错误 |
| N |
Not
Allowed |
与不允许的设置相关的错误 |
| W |
Width |
与宽度相关的错误 |
|
|
|
| 双字符错误代码 |
|
|
| BB |
Bondpad to Bondpad |
Bondpad之间的错误 |
| BL |
Bondpad to Line |
Bondpad与Line之间的错误 |
| BS |
Bondpad to Shape |
Bondpad与Shape 之间的错误 |
| CC |
Package to Package |
Package之间的 Spacing 错误 |
| Symbol Soldermask to Symbol |
Soldermask零件防焊层之间的Spacing 错误 |
| DF |
Differential Pair Length Tolerance |
差分对走线的长度误差过长 |
| Differential Pair Primary Max Separation |
差分对走线的主要距离太大 |
| Differential Pair Secondary Max Separation |
差分对走线的次要距离太大 |
| Differential Pair Secondary Max Length |
差分对走线的次要距离长度过长 |
| DI |
Design Constraint Negative Plane Island |
负片孤铜的错误 |
| ED |
Propagation-Delay |
走线的长度错误 |
| Relative-Propagation-Delay |
走线的等长错误 |
| EL |
Max Exposed Length |
走线在外层（TOP&BOTTOM）的长度过长 |
| EP |
Max Net Parallelism Length-Distance Pair |
已超过Net之间的平行长度 |
| ES |
Max Stub Length |
走线的分支过长 |
| ET |
Electrical Topology |
走线连接方式的错误 |
| EV |
Max Via Count |
已超过走线使用的VIA的最大数目 |
| EX |
Max Crosstalk |
已超过Crosstalk值 |
| Max Peak Crosstalk |
已超过Peak Crosstalk值 |
| HH |
Hold to Hold Spacing |
钻孔之间的距离太近 |
| HW |
Diagonal Wire to Hold Spacing |
斜线与钻孔之间的距离太近 |
| Hold to Orthogonal Wire Spacing |
钻孔与垂直/水平线之间的距离太近 |
| IM |
Impedance Constraint |
走线的阻抗值错误 |
| JN |
T Junction Not Allowed |
走线呈T形的错误 |
| KB |
Route Keepin
to Bondpad |
Bondpad在Keepin之外 |
Route keepout
to Bondpad |
Bondpad在keepout之内 |
Via Keepout
to
Bondpad |
Bondpad在Via Keepout之内 |
| KC |
Package to Place Keepin Spacing |
元件在Place Keepin之外 |
| Package to Place Keepout Spacing |
元件在Place Keepout之内 |
| KL |
Line to Route Keepin Spacing |
走线在Route Keepin之外 |
| Line to Route Keepout Spacing |
走线在Route Keepout之内 |
| KS |
Shape to Route Keepin Spacing |
Shape在Route Keepin之外 |
| Shape to Route Keepout Spacing |
Shape在Route Keepout之内 |
| KV |
BBVia to Route Keepin Spacing |
BBVia在Route Keepin之外 |
| BBVia to Route Keepout Spacing |
BBVia在Route Keepout之内 |
| BBVia to Via Keepout Spacing |
BBVia在Via Keepout之内 |
| Test Via to Route Keepin Spacing |
Test Via在Route Keepin之外 |
| Test Via to Route Keepout Spacing |
Test Via在Route Keepout之内 |
| Test Via to Via Keepout Spacing |
Test Via在Via Keepout之内 |
| Through Via to Route Keepin Spacing |
Through Via在Route Keepin之外 |
| Through Via to Route Keepout Spacing |
Through Via在Route Keepout之内 |
| Through Via to Via Keepout Spacing |
Through Via在Via Keepout之内 |
| LB |
Min Self Crossing Loopback Length |
无 |
| LL |
Line to Line Spacing |
走线之间太近 |
| LS |
Line to Shape Spacing |
走线与Shape 太近 |
| LW |
Min Line Width |
走线的宽度太细 |
| Min Neck Width |
走线变细的宽度太细 |
| MA |
Soldermask Alignment Error Pad |
Soldermask Tolerance太小 |
| MC |
Pin/Via Soldermask to Symbol Soldermask |
Pad与Symbol Soldermask之间的错误 |
| MM |
Pin/Via Soldermask to Pin/Via Soldermask |
Pad
Soldermask之间的错误 |
| PB |
Pin to Bondpad |
Pin与Bondpad之间的错误 |
| PL |
Line to SMD Pin Spacing |
走线与SMD元件脚太近 |
| Line to Test Pin Spacing |
走线与Test元件脚太近 |
| Line to Through Pin Spacing |
走线与Through元件脚太近 |
| PP |
SMD Pin to SMD Pin Spacing |
SMD元件脚与SMD元件脚太近 |
| SMD Pin to Test Pin Spacing |
SMD元件脚与Test元件脚太近 |
| Test Pin to Test Pin Spacing |
Test元件脚与Test元件脚太近 |
| Test Pin to Through Pin Spacing |
Test元件脚与Through元件脚太近 |
| Through Pin to SMD Pin Spacing |
Through元件脚与SMD元件脚太近 |
| Through Pin to Through Pin Spacing |
Through元件脚与Through元件脚太近 |
| PS |
Shape to SMD Pin Spacing |
Shape与SMD元件脚太近 |
| Shape to Test Pin Spacing |
Shape与Test元件脚太近 |
| Through Pin to Shape Spacing |
Through元件脚与Shape太近 |
| PV |
BBVia to SMD Pin Spacing |
BBVia与SMD元件脚太近 |
| BBVia to Test Pin Spacing |
BBVia与Test元件脚太近 |
| BBVia to Through Pin Spacing |
BBVia 与Through元件脚太近 |
| SMD Pin to Test Via Spacing |
SMD Pin与Test Via太近 |
| SMD Pin to Through Via Spacing |
SMD Pin与Through Via太近 |
| Test Pin to Test Via Spacing |
Test Pin与Test Via太近 |
| Test Pin to Through Via Spacing |
Test Pin与Through Via太近 |
| Test Via to Through Pin Spacing |
Test Via与Through Pin太近 |
| Through Pin to Through Via Spacing |
Through Pin与Through Via太近 |
| RC |
Package to Hard Room |
元件在其他的Room之内 |
| RE |
Min Length Route End Segment at 135Degree |
无 |
| Min Length Route End Segment at 45/90Degree |
无 |
| SB |
135Degree Turn to Adjacent Crossing Distance |
无 |
| 90Degree Turn to Adjacent Crossing Distance |
无 |
| SL |
Min Length Wire Segment |
无 |
| Min Length Single Segment Wire |
无 |
| SN |
Allow on Etch Subclass |
允许在走线层上 |
| SO |
Segment Orientaion |
无 |
| BB |
Bondpad to Bondpad |
Bondpad之间的错误 |
| SS |
Shape to Shape |
Shape之间的错误 |
| TA |
Max Turn Angle |
无 |
| VB |
Via to Bondpad |
Via 与Bondpad之间的错误 |
| VG |
Max BB Via Stagger Distance |
同一段线的BB Via之间的距离太长 |
| Min BB Via Gap |
BB Via之间太近 |
| Min BB Via Stagger Distance |
同一段线的BB Via之间的距离太近 |
| Pad/Pad Direct Connect |
Pad 在另一个Pad 之上 |
| VL |
BB Via to Line Spacing |
BB Via与走线太近 |
| Line to Through Via Spacing |
走线与Through Via太近 |
| Line to Test Via Spacing |
走线与Test Via太近 |
| VS |
BB Via to Shape Spacing |
BB Via与Shape太近 |
| Shape to Test Via Spacing |
Shape 与Test Via太近 |
| Shape to Through Via Spacing |
Shape与Through Via太近 |
| VV |
BB Via to BB Via
Spacing |
BB Via之间太近 |
| BB Via to Test Via Spacing |
BB Via与Test Via太近 |
| BB Via to Through Via Spacing |
BB Via与Through Via太近 |
| Test Via to Test Via Spacing |
Test Via之间太近 |
| Test Via to Through Via Spacing |
Test Via与Through Via太近 |
| Through Via to Through Via Spacing |
Through Via之间太近 |
| WA |
Min Bonding Wire Length |
Bonding Wire 长度太短 |
| WE |
Min End Segment Length |
无 |
| Min Length Wire End Segment at 135Degree |
无 |
| Min Length Wire End Segment at 45/90Degree |
无 |
| WI |
Max Bonding Wire Length |
Bonding Wire 长度太长 |
| WW |
Diagonal Wire to Diagonal Wire Spacing |
斜线之间太近 |
| Diagonal Wire to Orthogonal Wire Spacing |
斜线与垂直/水平线之间的距离太近 |
| Orthogonal Wire to Orthogonal Wire Spacing |
垂直/水平线之间的距离太近 |
| WX |
Max Number of Crossing |
无 |
| Min Distance between Crossing |
无 |
| XB |
135 Degree Turn to Adjacent Crossing Distance |
无 |
| 90 Degree Turn to Adjacent Crossing Distance |
无 |
| XD |
Externally Determined Violation |
无 |
| XS |
Crossing to Adjacent Segment Distances |
无 | |
allegro布线完成后如何修改线宽
一.如果要改变整个一条导线的宽度 1.在find栏里选择Cline
; 2.在PCB中选择要改的导线，点击右键，选择Change Width 3.在对话框中输入你想要的线宽
3如果要改变整个导线中某一段导 线的宽度
1.在find栏里选择Cline Segs
2.在PCB中选择要改的导线，点击右键，选择Change
3.在对话框中输入你想要的线宽
| edit\change，find栏里选上cline,options里有个 linewidth在框框中输入你需要的线宽，然后点击需要修改的cline |
| edit\change，find栏里选上cline,options里有个 linewidth在框框中输入你需要的线宽，然后点击需要修改的cline |
－＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝
CADENCE orcad:
问题： #2 Warning [ALG0016] Part Name “CAP _POL_CAPAE1030X1050N_35V/330U” is renamed to “CAP _POL_CAPAE1030X1050N_35V/33″.
[ _)`,]4hlx;W:F
解释1. 这个警告有时不可避免，allegro对相关的属性名称进行合并，超过一定数量的字符就截掉；在命名规范的前提下就不考虑这个警告了。z4aw\Q t!N无法根治.解 释2 。这个#2 Warning [ALG0016] Part Name
6T vuP!a 之类的错误在于你建立元件原理图的时候你的原件Value值太长了超过32个字符,从而使系统在进行命名规范的时候溢出,而出错,很简单的,只写关键元件 名,比如
改线宽的改字体宽
| 在Allegro中如何更改字体和大小（丝印，位号等）
Aallegro 15.2:
setup->text sizes
text blk:字体编号
photo width: 配置线宽
width,height:配置字体大小
改变字体大 小：edit->change，然后在右边控制面板find tab里只选text（只改变字体）
然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
最后选你准备改变的TEXT。
框住要修改的所有TEXT 可以批量修改
allegro 16.0: setup->design->parameter->text->setup text size
text blk:字体编号
photo width: 配置线宽
width,height:配置字体大小
改变字体大小：
edit->change， 然后在右边控制面板find tab里只选text（只改变字体）
然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
class->ref des->new sub class->silkscreen_top
最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,
注意：
如 果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom
——————————————————————–
在 建封装的时候可以设定 :你可以在做做封装的时候就把线宽的值填上,也可不填,在出光绘时,在Undefined line width填上线宽的值.即可 |
－7．如果过孔不盖绿油，
| 在出gerber时，via class/soldermask subclass 加进soldermask film就可以了 |
导出的gerber文件用CAM350导入,有SOLDERMASK层的地方就是不盖绿油的地方．
-6. CADENCE 特殊规则设置：
思路：先设置一个规则x，再设置一个区域，该区域的规则采用规则x(通常也认为是为该规则分配一个约束x)
-5. 下面的解决方案适用于,多个零件同时围绕一个点旋转,而不是 围绕各自的一点旋转.
1.Edit->Move,在Options中Rotation的Point选User Pick,
2 再右键选Term Group,按住鼠标左键不放并拉一个框选中器件,多 余的可用Ctrl+鼠标左键点击去掉.
3. 选好需整体旋转的器 件后,右键complete.
4. 提示你Pick orgion,鼠标左键选旋转中心.
5 下面右键选rotate, 即可旋转了.
-4. 按原理图方式进行摆放元件。
ALLEGRO不支持按原理图方式摆放，但可用代替方式来进行，在capture中建立用户自己定义的属性。
A. 在文件*.dsn中，选中一个page 。edit –browers —parts 选择 OCCURENCES —-OK 选中所有元件—— ETIT– PROPERTIES——new —弹出对话框 NAME: 输入PAGE VALUE：输入1, 单击OK后，可以持到多出一个属性值 Page 1
B. 单击OK关闭 BROWERS _SPREADSHEET对话框，关闭PARTS页。
C. 重新创建工程网络表，以便把新加的属性加入到网络表中。注意生成网络列表的过程时，”create pcb Editro Netlis” 右边的SETUP 后，configure file 后边的EDIT，把PAGE=YES 加入到配置文件中，保存。再后，勾选“create or update PCB editor bord (NETREW)” ALLOW USER DEFINED Prop 一定要色选上。 生成网络表，
D. allegro 导入网络表。注意导入时，勾选上CREATE USER-DEFINED PROPERTIES
E. 导入后，PLACE —PLACE by PROPERTY/VALUE.下拉，选择page及其它。
-3. ALLEGRO做元件封装（symbol)选用的焊盘不对，如何批量替换： tools— padstack— replace （具体忘了，就在这个文件菜单下，还是注意OPTIONS选项） ALLEGRO好像所有操作都 得注意OPTIONS选项啊。
-2. allegro在放置LINE时注意设置好线宽。（放好后修改的话，EDIT——CHANGE——options里设置好宽度——点先需要修改的 LINE ）
-1. ALLEGRO 测量工具单位的设置：MANUFACTUE— dimension/draft—parameters——选择测量工具单位
并且可以设置校注的形状，字符大小等与标注相关的东西。
0. ALLEGRO 边框线（outline）的修改：EDIT –DELETE 选中要编辑的LINE 右键 CUT 把OUTINE 的线剪断，然后Edit edit>vertex 移动顶点。 （NND.外框编辑太麻烦了。 总不能每次都DXF导入吧，谁有好招？？？）
1.
display–color visibility —弹出颜色设置对话框，在最上面选择“NET” 通常默认的为“LAYER” 即通常我们进行的各种层颜色设置。
选 好自己想设置的颜色。—-OK !
2.ALLEGRO 添加和删除泪滴
ROUTE—-GLOSS—-PARAMETERS… 选择“PAD AND T CONECTION FILLET”
单击“PAD AND T CONECTION FILLET”前面的按钮，弹出具体的各种类型的泪滴设置， 添加和删除泪滴可在 GLOSS—ADD FILLET /DELETE FILLET 中进行。
3.allegro 如何设置route keepin,package keepin
如何根据自己导入的DXF文件做一个route keepin,package keepin图形 的文件而不用自己手动画呢？
1.setup->area->route keepin,package keepin ->画框
2.edit ->z-copy-> options（标签）->package keepin,route keepin->offset->50->点击外框（即导入的DXF外形边框）
4.电源网络高亮介绍
不同的电源或者 地网络高亮以不同的颜色，使该板的电源分布状态一目了然，便于布线和分割电源平面与地平面。其命令为：Display=>Hilight 或者点击工具栏图标“ ”，右边参数设置窗口如下：
Options栏设置高亮的颜色
5.PCB检查
1. 板的外形尺寸是 否和规划一致 2. 接口器件的布局是否到位 3. 退藕电容的布局是否合理 4 匹配电阻的布局是否合理 5 时钟模块的布局是否合理 6 复位电路的布局是否合理 7 MARK 点放置
6.测量的命令 Display=& gt;Measure或者工具栏
7.生成钻孔文件 选择菜单 Manufacture->NC->NC Parameters
8.输出artwork 在输出底片文件 之前，需要确认一下动态铜的参数。
选择菜单 Shape->Global Dynamic
Params 弹出Global Dynamic Parameters 对话框，
9. 对于两层板也可以使用EDIT –split plane 来进行铺铜。
首先用选 LINE options 选择ANTI–ETCH 规划出各个电源网络，然后用edit _ split plane __create ………
|
