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在达芬奇355中，针对DDR有两个文档，分别是DDR controll和DDR LAYOUT的文档。 而布线种要参考的是LAYOUT和相关的DDR手册。而在做板完成后主要是参考controll文档 1.注意的规则有（五条）： The design rules constrain PCB trace length, PCB trace skew, signal integrity, cross-talk, and signal timing. 2.355和DDR的连接的几个重要的引脚： DDR2的OTD脚必须接地，LDQS和UDQS悬空 》几个差分线：(355中只有一个，而LDQS和低LDQS没有用上，低UDQS没用上，而高字节屏蔽UDM和低字节屏蔽LDM不属于差分) CK和\CK;CAS和RAS？ 》355中的一个DQGATE0和DQGATE1必须两倍的数据线长度 》355和DDR的参考电压，中间必须有除偶电容 》线宽和安全距离都要4mil(同类信号组之间) 》Single Ended Impedance, Zo min 50 MAX 75 3.分组用的类：
Clock Net Class Definitions Clock Net Class DMSoC Pin Names CK DDR_CLK/DDR_CLK DQS0 DDR_DQS0 DQS1 DDR_DQS1
Clock Associated Clock Net Net Class Class DMSoC Pin Names ADDR_CTRL CK DDR_BA[2:0], DDR_A[13:0], DDR_CS, DDR_CAS, DDR_RAS, DDR_WE, DDR_CKE DQ0 DQS0 DDR_DQ[7:0], DDR_DQM0 DQ1 DQS1 DDR_DQ[15:8], DDR_DQM1 DQGATE CK, DQS0, DQS1 DDR_DQGATE0, DDR_DQGATE1
4.端接电阻（DDR2/mDDR Signal Termination）
a.只能用串行的短接电阻（Serial terminators） b.When no termination is used on data lines (0 Ws), the DDR2/mDDR devices must be programmed to operate in 60% strength mode. c.Terminator values larger than typical only recommended to address EMI issues.
5.VREF Routing
》VREF Nominal Minimum Trace Width is 20 Mils 》布线中间要有去耦电容
6.DDR2/mDDR CK and ADDR_CTRL Routing 》Center to center CK-CK spacing MAX 2W(PCB Trace Width w) 》Center to center CK to other DDR2/mDDR trace spacing 4w 》CK/ADDR_CTRL nominal trace length ：CACLM+-50（CACLM is the longest Manhattan distance of the CK and ADDR_CTRL net classes.） 》ADDR_CTRL to CK Skew Length Mismatch 歪斜不匹配长度为100mil 》ADDR_CTRL to ADDR_CTRL Skew Length Mismatch 地址控制和时钟CK歪斜不匹配一样都不能超过100mil 》Center to center ADDR_CTRL to other DDR2/mDDR trace spacing 4w （地址控制类线到其他累的中心距离4w） 》控制类之间Center to center ADDR_CTRL to other ADDR_CTRL trace spacing 3w 而非差分线 》Center to center DQS-DQS spacing（不知道是不是CAS和RAS，看官方参考图）？？？？？？？？？？？？ 2w***在IPNC中没有用到低的，所以不用差分，
按和其他规则分类 》DQS E Skew Length Mismatch ???????? 不知道是啥信号，应该使所有的歪斜长度都在25mils 》Center to center DQS to other DDR2/mDDR trace spacing spacing 4w 》DQS/DQ nominal trace length DQLM+-50mil 》DQ to DQS Skew Length Mismatch max 100mil 》DQ to DQ Skew Length Mismatch max 100mil 》Center to center DQ to other DDR2/mDDR trace spacing 注意是最小4w 》Center to Center DQ to other DQ trace spacing 注意是最小3w 》DQ/DQS E Skew Length Mismatch 100mil
355布线重要注意的地方： (1) Series terminator, if used, should be located closest to DDR. (2) Center to center spacing is allowed to fall to minimum (w) for up to 500 mils of routed length to accommodate BGA escape and routing congestion. (3) There is no need and it is not recommended to skew match across data bytes, i.e., from DQS0 and data byte 0 to DQS1 and data byte 1.（字节0和字节1不推荐去等长） (4) DQ's from other DQS domains are considered other DDR2/mDDR trace. (5) DQLM is the longest Manhattan distance of each of the DQS and DQ net classes. (6)*****再8层板中有4层平面层，把信号层隔开了，可以在信号层叠层走线，而如原8层的改成6层的，又要注意没那么多平面隔开， 要考虑，个型号层上下之间的近距离串绕。
7.DQGATE Routing Specification 》DQGATE Length F CKB0B1（CKB0B1 is the sum of the length of the CK net plus the average length of the DQS0 and DQS1 nets.） 》Center to center DQGATE to any other trace spacing 》DQS/DQ nominal trace length DQLM+-50 》DQGATE Skew 100mil 是指没有ck长度加DQS0的长度的误差 8.Distance from HS bypass capacitor to device being bypassed 最长不超过250mil 9.Trace length from DDR2/mDDR device power ball to connection via 最长不超过35mil 借鉴：
2.2 基于布线考虑的DDR信号分组
DDR控制器包括超过130个信号，并且提供直接的信号接口连接内存子系统。这些信号根据信号的种类可以分为不同的信号组，如表1所列。
其中，数据组的分组应该以每个字节通道来划分，DM0、DQS0以及DQ0～DQ7为第1字节通道，DM1、DQS1以及DQ8～DQ15为第2字节通道，以此类推。每个字节通道
内有严格的长度匹配关系。其他信号走线长度应按照组为单位来进行匹配，每组内信号长度差应该严格控制在一定范围内。不同组的信号间虽然不像组内信号
那样要求严格，但不同组长度差同样也有一定要求。具体布线要求见2.4小节。
2.3 信号组布线顺序
为了确保DDR接口最优化，DDR的布线应该按照如下的顺序进行：功率、电阻网络中的pin脚交换、数据信号线布线、地址／命令信号布线、控制信号布线、时钟
信号布线、反馈信号布线。
数据信号组的布线优先级是所有信号组中最高的，因为它工作在2倍时钟频率下，它的信号完整性要求是最高的。另外，数据信号组是所有这些信号组中占最大
部分内存总线位宽的部分，也是最主要的走线长度匹配有要求的信号组。
地址、命令、控制和数据信号组都与时钟的走线有关。因此，系统中有效的时钟走线长度应该满足多种关系。设计者应该建立系统时序的综合考虑，以确保所
有这些关系都能够被满足。
2.4 各组信号布线长度匹配
时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计
好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要
参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对
其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68 Ω，具体设定的阻值还是应该依据信号
完整性仿真的结果。
数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。
长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号
长度差应控制在1 000 mil内。与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。如果使用电阻排的方式匹配，则数据电
阻排内不应有其他DDR信号。
地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20 mil
以上。组内信号应该与DDR时钟线长度匹配，差距至少控制在25 mil内。串联匹配电阻RS值为O～33 Ω，并联匹配电阻RT值应该在25～68 Ω。本组内的信号不
要和数据信号组在同一个电阻排内。
控制信号组：控制信号组的信号最少，只有时钟使能和片选两种信号。仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻RS值为O～33 Ω，并联匹
配终端电阻RT值为25～68 Ω。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。
2.5 电源部分的设计分析
通常情况下，DDR供电电压是2.3～2.7 V，典型值是2.5 V，工作频率的不同可能引起正常工作电压的不同。参考电压VREF是1.13～1.38 V，典型值是1.25 V。
VTT以VREF为参考，电压范围是(VREF-0.4 V)-(VREF+0.4 V)。由于VREF只是给差分接收器端提供一个直流参考电平，所以电流比较小，最大只有3 mA。VTT的电
流由于上拉的缘故，在输出端输出高电平时，VTT应能流入电流；在输出端输出低电平时VTT电流输出。故VTT必须能同时有流入和流出电流，电流的大小依赖于
总线上同时出现的电位状态，从常用的设计来看最大可以从2.3 A到3.2 A。
由于VREF电压作为其他信号接收端的重要参考，故它的布线设计也是十分重要的。叠加在VREF电压的串扰或噪声能直接导致内存总线发生潜在的时序错误、抖
动和漂移。很多电源芯片会把VREF和VTT从同一源输出，但是由于使用的目的不同，走线也完全不同。VREF最好和VTT在不同平面，以免VTT产生的噪声干扰VREF
。而且无论是在DDR控制器端还是DDR存储器端，VREF脚附近都应放置去耦电容，消除高频噪声。VREF的走线宽度应该越宽越好，最好为20～25 mil。
VTT电源应该单独划分一块平面来供应电流，且最好放在DDR存储器端。如果并联终端匹配使用排阻的方式上拉，那么最好每个排阻都添加一个0.1 μF或0.01μ
F的去耦电容，这对于改善信号的完整性、提高DDR总线的稳定性都有很好的效果。
借鉴2： 1、 串联终端匹配
串联终端匹配的理论出发点是在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特
征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射. 串联终端匹配后的信号传输具有以下特点： A 由于串联匹配电阻的作用，驱动信号传播时以其幅度的50％向负载端传播； B 信号在负载端的反射系数接近＋1，因此反射信号的幅度接近原始信号幅度的50％。 C 反射信号与源端传播的信号叠加，使负载端接受到的信号与原始信号的幅度近似相同； D 负载端反射信号向源端传播，到达源端后被匹配电阻吸收；？ E 反射信号到达源端后，源端驱动电流降为0，直到下一次信号传输。 相对并联匹配来说，串联匹配不要求信号驱动器具有很大的电流驱动能力。 选择串联终端匹配电阻值的原则很简单，就是要求匹配电阻值与驱动器的输出阻抗之和与传输线的特征阻抗相等。理想的信号驱动器的输出阻抗为零，实
际的驱动器总是有比较小的输出阻抗，而且在信号的电平发生变化时，输出阻抗可能不同。比如电源电压为＋4.5V的CMOS驱动器，在低电平时典型的输出阻抗
为37Ω，在高电平时典型的输出阻抗为45Ω[4]；TTL驱动器和CMOS驱动一样，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS电路来说，不可
能有十分正确的匹配电阻，只能折中考虑。
此版总结： 在DDR2中满足了W规则，但牺牲了走线直和增加了过孔的弊处，在DDR中，走线绕不及等阻抗重要，如故意做等长 |
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