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基本概况 晶圆是指硅半导体集成电路制作所用的硅晶片，由于其形状为圆形，故称为晶圆；在硅晶片上可加工制作成各种电路元件结构 ，而成为有特定电性功能之IC产品。晶圆的原始材料是硅，而地壳表面有用之不竭的二氧化硅。二氧化硅矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达99.999999999%。晶圆制造厂再把此多晶硅融解，再于融液里种入籽晶，然后将其慢慢拉出，以形成圆柱状的单晶硅晶棒，由于硅晶棒是由一颗晶面取向确定的籽晶在熔融态的硅原料中逐渐生成，此过程称为“长晶”。硅晶棒再经过切段，滚磨，切片，倒角，抛光，激光刻，包装后，即成为积体电路工厂的基本原料——硅晶圆片，这就是“晶圆”。 晶圆的基本原料硅是由石英沙所精练出来的，晶圆便是硅元素加以纯化（99.999%），接着是将些纯硅制成硅晶棒，成为制造积体电路的石英半导体的材料，经过照相制版，研磨，抛光，切片等程序，将多晶硅融解拉出单晶硅晶棒，然后切割成一片一片薄薄的晶圆。会听到几寸的晶圆厂，如果硅晶圆的直径越大，代表著这座晶圆厂有较好的技术。另外还有scaling技术可以将电晶体与导线的尺寸缩小，这两种方式都可以在一片晶圆上，制作出更多的硅晶粒，提高品质与降低成本。所以这代表6寸、8寸、12寸晶圆当中，12寸晶圆有较高的产能。当然，生产晶圆的过程当中，良品率是很重要的条件。 晶圆制造工艺表面清洗晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。
初次氧化有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力氧化技术：干法氧化Si(固)+O2 à SiO2(固)和湿法氧化Si(固)+2H2O à SiO2(固)+2H2。干法氧化通常用来形成，栅极二氧化硅膜，要求薄，界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时，膜厚与时间成正比。SiO2膜变厚时，膜厚与时间的平方根成正比。因而，要形成较厚SiO2膜，需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时，因在于OH基SiO2膜中的扩散系数比O2的大。氧化反应，Si 表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。对其他的透明薄膜，如知道其折射率，也可用公式计算出(dSiO2)/(dox)=(nox)/(nSiO2)。SiO2膜很薄时，看不到干涉色，但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低，约为10E+10-- 10E+11/cm ?2.eV-1 数量级。(100)面时，氧化膜中固定电荷较多，固定电荷密度的大小成为左右阈值的主要因素。 热CVD(HotCVD)/(thermalCVD)此方法生产性高，梯状敷层性佳(不管多凹凸不平，深孔中的表面亦产生反应，及气体可到达表面而附着薄膜)等，故用途极广。膜生成原理，例如由挥发性金属卤化物(MX)及金属有机化合物(MR)等在高温中气相化学反应(热分解，氢还原、氧化、替换反应等)在基板上形成氮化物、氧化物、碳化物、硅化物、硼化物、高熔点金属、金属、半导体等薄膜方法。因只在高温下反应故用途被限制，但由于其可用领域中，则可得致密高纯度物质膜，且附着强度极强，若用心控制，则可得安定薄膜即可轻易制得触须(短纤维)等，故其应用范围极广。热CVD法也可分成常压和低压。低压CVD适用于同时进行多片基片的处理，压力一般控制在0.25-2.0Torr之间。作为栅电极的多晶硅通常利用HCVD法将SiH4或Si2H。气体热分解（约650oC）淀积而成。采用选择氧化进行器件隔离时所使用的氮化硅薄膜也是用低压CVD法，利用氨和SiH4 或Si2H6反应面生成的，作为层间绝缘的SiO2薄膜是用SiH4和O2在400--4500oC的温度下形成SiH4+O2-SiO2+2H2或是用Si(OC2H5)4(TEOS:tetra ethoxy silanc)和O2在750oC左右的高温下反应生成的，后者即采用TEOS形成的SiO2膜具有台阶侧面部被覆性能好的优点。前者，在淀积的同时导入PH3 气体，就形成磷硅玻璃（ PSG： phosphor silicate glass）再导入B2H6气体就形成BPSG(borro ? phosphor silicate glass)膜。这两种薄膜材料，高温下的流动性好，广泛用来作为表面平坦性好的层间绝缘膜。 热处理在涂敷光刻胶之前，将洗净的基片表面涂上附着性增强剂或将基片放在惰性气体中进行热处理。这样处理是为了增加光刻胶与基片间的粘附能力，防止显影时光刻胶图形的脱落以及防止湿法腐蚀时产生侧面腐蚀(sideetching)。光刻胶的涂敷是用转速和旋转时间可自由设定的甩胶机来进行的。首先、用真空吸引法将基片吸在甩胶机的吸盘上，把具有一定粘度的光刻胶滴在基片的表面，然后以设定的转速和时间甩胶。由于离心力的作用，光刻胶在基片表面均匀地展开，多余的光刻胶被甩掉，获得一定厚度的光刻胶膜，光刻胶的膜厚是由光刻胶的粘度和甩胶的转速来控制。所谓光刻胶，是对光、电子束或X线等敏感，具有在显影液中溶解性的性质，同时具有耐腐蚀性的材料。一般说来，正型胶的分辩率高，而负型胶具有感光度以及和下层的粘接性能好等特点。光刻工艺精细图形(分辩率，清晰度)，以及与其他层的图形有多高的位置吻合精度(套刻精度)来决定，因此有良好的光刻胶，还要有好的曝光系统。 去除氮化硅此处用干法氧化法将氮化硅去除 离子注入离子布植将硼离子 (B+3) 透过 SiO2 膜注入衬底，形成P型阱离子注入法是利用电场加速杂质离子，将其注入硅衬底中的方法。离子注入法的特点是可以精密 地控制扩散法难以得到的低浓度杂质分布。MOS电路制造中，器件隔离工序中防止寄生沟道用的沟道截断，调整阀值电压用的沟道掺杂，
CMOS的阱形成及源漏区的形成，要采用离子注入法来掺杂。离子注入法通常是将欲掺入半导体中的 退火处理去除光刻胶放高温炉中进行退火处理 以消除晶圆中晶格缺陷和内应力，以恢复晶格的完整性。使植入的掺杂原子扩散到替代位置，产生电特性。 去除氮化硅层用热磷酸去除氮化硅层，掺杂磷 (P+5) 离子，形成 N 型阱，并使原先的SiO2 膜厚度增加，达到阻止下一步中n 型杂质注入P 型阱中。 去除SIO2层退火处理，然后用 HF 去除 SiO2 层。 干法氧化法干法氧化法生成一层SiO2 层，然后LPCVD 沉积一层氮化硅。此时P 阱的表面因SiO2 层的生长与刻蚀已低于N 阱的表面水平面。这里的SiO2 层和氮化硅的作用与前面一样。接下来的步骤是为了隔离区和栅极与晶面之间的隔离层。 光刻技术和离子刻蚀技术利用光刻技术和离子刻蚀技术，保留下栅隔离层上面的氮化硅层。 湿法氧化生长未有氮化硅保护的 SiO2 层，形成 PN 之间的隔离区。 生成SIO2薄膜热磷酸去除氮化硅，然后用 HF 溶液去除栅隔离层位置的 SiO2 ，并重新生成品质更好的 SiO2 薄膜 , 作为栅极氧化层。 氧化LPCVD 沉积多晶硅层，然后涂敷光阻进行光刻，以及等离子蚀刻技术，栅极结构，并氧化生成 SiO2 保护层。 形成源漏极表面涂敷光阻，去除 P 阱区的光阻，注入砷 (As) 离子，形成 NMOS 的源漏极。用同样的方法，在 N 阱区，注入 B 离子形成 PMOS 的源漏极。 沉积利用 PECVD 沉积一层无掺杂氧化层，保护元件，并进行退火处理。 沉积掺杂硼磷的氧化层含有硼磷杂质的SiO2 层，有较低的熔点，硼磷氧化层(BPSG) 加热到800 oC 时会软化并有流动特性，可使晶圆表面初级平坦化。 深处理溅镀第一层金属利用光刻技术留出金属接触洞，溅镀钛+ 氮化钛+ 铝+ 氮化钛等多层金属膜。离子刻蚀出布线结构，并用PECVD 在上面沉积一层SiO2 介电质。并用SOG (spin on glass) 使表面平坦，加热去除SOG 中的溶剂。然后再沉积一层介电质，为沉积第二层金属作准备。 （1） 薄膜的沉积方法根据其用途的不同而不同，厚度通常小于 1um 。有绝缘膜、半导体薄膜、金属薄膜等各种各样的薄膜。薄膜的沉积法主要有利用化学反应的CVD(chemical vapor deposition) 法以及物理现象的PVD(physical vapor deposition) 法两大类。CVD 法有外延生长法、HCVD ， PECVD 等。PVD 有溅射法和真空蒸发法。一般而言， PVD 温度低，没有毒气问题； CVD 温度高，需达到1000 oC 以上将气体解离，来产生化学作用。PVD 沉积到材料表面的附着力较CVD 差一些， PVD 适用于在光电产业，而半导体制程中的金属导电膜大多使用PVD 来沉积，而其他绝缘膜则大多数采用要求较严谨的CVD 技术。以PVD 被覆硬质薄膜具有高强度，耐腐蚀等特点。 （2） 真空蒸发法（ Evaporation Deposition ）采用电阻加热或感应加热或者电子束等加热法将原料蒸发淀积到基片上的一种常用的成膜方法。蒸发原料的分子（或原子）的平均自由程长（ 10 -4 Pa 以下，达几十米），所以在真空中几乎不与其他分子碰撞可直接到达基片。到达基片的原料分子不具有表面移动的能量，立即凝结在基片的表面，所以，在具有台阶的表面上以真空蒸发法淀积薄膜时，一般，表面被覆性（覆盖程度）是不理想的。但若可将Crambo真空抽至超高真空（ <10 – 8 torr ），并且控制电流，使得欲镀物以一颗一颗原子蒸镀上去即成所谓分子束磊晶生长（ MBE ： Molecular Beam Epitaxy ）。 （3） 溅镀（ Sputtering Deposition ） 所谓溅射是用高速粒子（如氩离子等）撞击固体表面，将固体表面的原子撞击出来，利用这一现象来形成薄膜的技术即让 等离子体中的离子加速，撞击原料靶材，将撞击出的靶材原子淀积到对面的基片表面形成薄膜。溅射法与真空蒸发法相比有以下的特点：台阶部分的被覆性好，可形成大面积的均质薄膜，形成的薄膜，可获得和化合物靶材同一成分的薄膜，可获得绝缘薄膜和高熔点材料的薄膜，形成的薄膜和下层材料具有良好的密接性能。因而，电极和布线用的铝合金（ Al-Si, Al-Si-Cu ）等都是利用溅射法形成的。最常用的溅射法在平行平板电极间接上高频（ 13.56MHz ）电源，使氩气（压力为1Pa ）离子化，在靶材溅射出来的原子淀积到放到另一侧电极上的基片上。为提高成膜速度， 通常利用磁场来增加离子的密度， 这种装置称为磁控溅射装置（ magnetron sputter apparatus ），以高电压将通入惰性氩体游离，再藉由阴极电场加速吸引带正电的离子，撞击在阴极处的靶材，将欲镀物打出后沉积在基板上。一般均加磁场方式增加电子的游离路径，可增加气体的解离率，若靶材为金属，则使用DC 电场即可，若为非金属则因靶材表面累积正电荷，导致往后的正离子与之相斥而无法继续吸引正离子，所以改为RF 电场（因场的振荡频率变化太快，使正离子跟不上变化，而让RF-in 的地方呈现阴极效应）即可解决问题。 光刻技术定出 VIA 孔洞沉积第二层金属，并刻蚀出连线结构。然后，用 PECVD 法氧化层和氮化硅保护层。 光刻和离子刻蚀定出 PAD 位置。 最后进行退火处理以保证整个 Chip 的完整和连线的连接性。 8寸晶圆显微镜检测系统8寸晶圆显微镜检测系统通过机械手将晶圆从片盒取出放在真空吸附托盘上，通过鼠标或操作按键改变晶圆的转向以初步检查。显微镜平台可进行精密检测，能够观察晶圆微观的颗粒，划伤，污染等情况。这种机械手采用了直线型真空吸附结构，灵活可靠，显微镜平台能够提供40-1000倍的观察效果。它还可以提供多种灵活多变的晶圆检测模式，包含以下检测内容：晶圆ID、晶圆notch的方向、晶圆旋转角度及速度、晶圆微观的晶格等，并能够实现连续监控。 晶圆企业前沿台积电Q4晶圆产能增加对于计算机产品而言，芯片可以说是其精髓所在，毕竟芯片的等级也就决定了产品的性能表现以及功耗、发热量等额外因素，作为芯片的前身，晶圆的品质和制程就成为消费者以及厂商所共同关心的，2009年9月， 台积电传出消息，将会在此后几个月里对40/45nm（40/45纳米）制程的300mm晶圆产品进行增产。 在此之前的预测中，业内普遍分析认为第四季度的芯片销量将会有3%左右的下降，但是台积电对40/45nm制程300mm晶圆产品的增产决定依然没有受到影响，在2009年的剩余时间里，台积电的40/45nm制程300mm晶圆产品平均月产量将可能达到40000片，提升幅度达到了三分之一。 Intel、三星、台积电2012年投产450mm晶圆2008年5月6 日，Intel宣布与三星、台积电达成合作协议，在2012年投产450mm芯片晶圆，预计会首先用于切割22nm工艺处理器，而这种处理器会在2011年底发布——当然首批还是采用300mm晶圆。 晶圆尺寸的更新换代一般都需要十年左右，比如200mm晶圆是1991年诞生的，截至2008年，广泛使用的300mm晶圆则是Intel在2001年引入的，并首先用于130nm工艺处理器。事实上，仍有些半导体企业仍未完成从200mm向300mm的过渡，而Intel此番准备升级450mm必然会让半导体产业的芯片制造经济得到进一步发展。 450mm晶圆无论是硅片面积还是切割芯片数都是300mm的两倍多，因此每颗芯片的单位成本都会大大降低。另外，大尺寸晶圆还会提高能源、水等资源的利用效率，减少对环境污染、温室效应全球变暖、水资源短缺的影响。 当然，投资更大尺寸的晶圆是需要巨额投资的，一般来说年收入低于100亿美元的企业都无力承担。Intel虽然不存在这方面的困扰，但也没有单干，而是采取了和其他业界厂商合作的做法，以“帮忙降低风险和转换成本”。 Intel、三星和台积电计划“与整个半导体产业合作，确保所有必需的部件、基础设施、生产能力都能在2012年完成开发和测试，并投入试验性生产”。 在北京的2009年春季IDF上，Intel再次谈到了代号Larrabee的独立显卡产品，而且由高级副总裁兼数字企业事业部总经理帕特·基辛格(Pat Gelsinger)第一次公开展示了相关晶圆。虽然看不清晶圆细节，但依稀可以辨别Larrabee核心相当巨大，颇有些65nm GT200的架势，估计能达到600平方毫米左右(65nm GT200是576平方毫米)。不过很遗憾，基辛格只是给了大家惊鸿一瞥的机会，并说Larrabee将于2009年底或2010年初发布，没有提及实际生产工艺和规格参数。至于有关Larrabee的技术细节，诸如编程模式之类的，相信除非专业研究不会感兴趣的。 非洲的晶圆级封装没错，就是在非洲。NemotekTechnologie正在其位于摩洛哥拉巴特科技园（Morocco’sRabatTechnopolisPark）的先进的工厂设施里，制造晶圆级光学器件和封装。 当你想到晶圆级光学器件和封装制造时，第一反应不太可能是非洲。但是位于摩洛哥首都拉巴特（Rabat）的NemotekTechnologie正在努力改变这个事实。 就在这家初创公司（Nemotek）的资金状况捉襟见肘的时候，他们获得了来自摩洛哥的一家投资公司CaissedeDépôtetdeGestion(CDG)的大力支持，迄今投资额达4000万美元之多。他们的目标是什么呢？在摩洛哥建立一个高科技制造的市场新领域。Nemotek去年创立，专注于设计和制造客制化的晶圆级摄像头，应用于诸如手机、PC、安防摄像头和其他手持设备中。 最近，Nemotek公司10,000m2先进的制造和封装工厂设施的第一部分已经获得资格认证，并计划于今年晚些时候开始发货晶圆级镜头和摄像头。初始产能将为每年发货大约17,000片晶圆，但是Nemotek期望到2012年每年的产能能跃升至150,000片晶圆。据Nemotek公司的CEOJackyPerdrigeat介绍，Nemotek正从Tessera(SanJose)公司获得两项晶圆级技术的许可，覆盖晶圆级摄像头的封装和光学部分。 天极网大作，老文章了 前言：
图中显示出晶体管密度每个12月增加一倍，然而，在摩尔的简短论著中并没有对这方面进行完整的论述。摩尔发表那篇论文的本意是为了探讨如何合理缩减集成电路晶体管体尺寸、降低制造成本的方法。更重要的是，他知道这种尺寸上的缩小将带来重要的意义：未来的集成电路将会更便宜、功能更多，可集成晶体管数量越多，从而使电子产品日趋廉价化、普及化，并终将对人类的生活、工作产生巨大影响。 二、摩尔定律与硅芯片的经济生产规模
通过使用化学、电路光刻制版技术，将晶体管蚀刻到硅晶圆之上，一旦蚀刻是完成，单个的芯片被一块块地从晶圆上切割下来。
从我们上面的叙述中大家可以看到，一旦制造厂建成，那么它使用的晶元尺寸和线路尺寸就相对固定了，因此在这种情况下增加制造厂产能，减小成本的方法就被限制在下面两个方案中间：
为什么我们将使用4个更小的芯片生产处理器而不使用一个大的芯片呢？看下图，在这里也象上面的硅晶元图示一样显示出坏点的位置和数量。然而现在，一个晶元上能生产的芯片数就比原来提高4倍 (或总共64块芯片)，其中每一块芯片包含1/4晶体管数(或总共3，000只晶体管)，而我们原来只能生产16块硅晶元芯片。
图中左边的蓝色条代表废品率，蓝色条越高，代表废品率越高；右边的红色条代表封装费用，红色条越高代表封装费用越高。最终，经过最优化计算，我们得出最佳结果是采用2芯片设计，36个芯片/晶元，芯片集成度为5333个微晶体管/芯片。
我们通过将处理器中的10000个晶体管一分为二：分成两个5000个晶体管的芯片，这样一块晶圆就可以生产出36块芯片。
虽然在这里仍有4块芯片存在着缺陷，但在这36块芯片中良率达到了89%。虽然没有达96%，但这种双芯片设计架构仍是比较值得称道的。因此，产能与封装成本相抵，仍可以达到较低的总成本率。上图横坐标是芯片集成度(每个芯片的微晶体管数目)，纵坐标是与之相应的封装、废品折算等总费用，曲线的最低点是我们最终采用的。回到我们的主题—摩尔定律，你就会发现摩尔先生和我们的观点是如此相似。
现在根据上面的例子理解一下摩尔定律：“使换算后每个晶体管制造成本达到最低的集成电路芯片所含的晶体管个数每年倍增。”你就会对摩尔定律的本意有更深一层的理解了。实际上，各大CPU厂家，为了保持竞争力，就必须综合考虑成本、性能，在设计CPU，建立制造厂前，也和我们刚才一样需要考虑各种因素绘出成本曲线，计算出最适合自己的方案，而上面的曲线图正是摩尔先生综合考虑各厂家的实际情况所得出的结果。好，我们下面来总结一下影响成本曲线形状的几个因素：
如果我们以上面的整合10000个晶体管的处理器为例，将它划分成36个区块，那么每个区块有300个晶体管。
除了浮点单和SIMD指令外，L1、L2缓存的容量也水高船涨。在摩尔定律的影响下，随着制造工艺的不断进步，CPU设计师们的考虑方向已经从早期的“CPU最少需要采用几个芯片协同工作”转变为“单个CPU内部集成多少额外的辅助单元”。所有这些整合的单元不仅仅减小了封装费用，更大大增强了CPU的性能。这就更使人误认为摩尔定律是专门为提高系统性能而制定的，然而性能仅仅是摩尔定律关注的一个方面。 2、减少核心尺寸
从图中我们可以看出，虽然在集成度提高后内核尺寸有所减小，但频率的提升也让处理器的功耗水高船涨。 三、摩尔定律的未来：困难与希望共存
从上图看来，Intel自己也并没有遵循摩尔定律：否则P4将包含6710亿个晶体管，而拥有2000万个晶体管的应该是Intel386而不是P3。Intel很快就重写了这个定律以使它和实际相符：晶体管的数目每一年半翻一番，而不是先前的一年。摩尔的不精确的措辞当然允许这样的改动。Intel的CTO—Patrick
Gelsinger曾经声称：如果芯片中的晶体管数量以现在的速率一直增长下去，到2005年一个高端的处理器每平方厘米散发的热量将和一个核反应堆外壳持平，到2010年可以和火箭助推器相提并论，到2015年就要和太阳表面一样热了。这是一个工程师必须面对的一个大难题。
Intel相信要持续达成摩尔定律曲线的方法，在于解决从硅晶乃至于系统中各个层级的电力挑战。这必须结合封装技术、新的晶体管设计、改良后的新式印刷等划时代的科技，才能组成来年革新的完整解决方案。同时Intel对于新制程技术的发展蓝图，是一项为追求摩尔技术的未来实现的长程愿景。这计划解决了影响电力方程式的各项变因与生产问题。它包括了传统的CMOS制程，一直到非传统材质的研究，例如纳米碳管以及纳米碳线等等。
例如在两年前，Intel使用了应变硅技术，开发并部署了50nm制程技术的第一次量产，可在不减低现行性能的情况下以缩短电泄漏。接着Intel也准备好朝向65nm制程前进，通过改善过的第二代应变硅技术，晶体管的门长只有35nm—比人类红血球细胞的直径还要细小，可放入100个逻辑门。而在这之后呢？Intel已准备朝45nm、32nm，以及22nm制程的方向研究。 2、晶体管基本大小的限制
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