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有分析表明导致器件功能异常或烧毁的主要原因之一：上下电过程中，供电不稳定，电路中各电气参数为不可控，使得器件处于非正常状态；另外，上电瞬间电压突变产生冲击电流；以及器件本身工艺和结构特点决定其上电对部分参数有特殊要求等，当处理不当时都有可能导致器件上电异常。本文针对CMOS器件，从器件的功能和结构特点出发，针对上下电问题进行较深入的原理分析。 CMOS器件设计要求1、CMOS器件在上下电过程中，应保证I/O电平不高于VDD 0.5V ，不低于VSS-0.5V，否则CMOS可能触发闩锁烧毁。 2、CMOS器件信号口输入信号的上升或下降沿不可过缓，否则可能导致器件工作异常。 原理分析1、闩锁原理分析闩锁效应（Latch up）最易产生在易受外部干扰的I/O电路处，也偶尔发生在内部电路。闩锁效应是CMOS（Complementary Metal-Oxide-Semiconductor Transistor）工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。 CMOS电路的基本单元是由一个NMOS管和一个PMOS管互补构成。CMOS电路一旦被触发闩锁，电源与地之间形成低阻大电流通道，此时，即使除去触发信号，闩锁现象将维持，只有电源关断或不能满足闩锁的维持电压和电流要求时，才能解除。闩锁状态时，电源与地之间几乎短路，电流很大，极有可能烧毁器件。 CMOS工艺在数字逻辑中大量应用，图1为数字器件CMOS输入、输出，及输出传输门电路，三者均包含NMOS和PMOS互补相连结构。 图1 输入、输出与输出传输门电路图
CMOS闩锁效应是由于在电源和地之间寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路引起，它的存在会使电源和地之间产生大电流。 图2为输出口结构。如图所示，在该结构中，有两种寄生晶体管，纵向寄生NPN和横向基区PNP管。每个晶体管的基极和另一晶体管的集电极相连，形成PNPN四层结构的可控硅结构。由于存在阱寄生电阻Rw和衬底寄生电阻Rs，使寄生晶体管进入导通状态的条件与普通可控硅不同。 图 2 CMOS电路产生PNPN效应 电路正常工作时，VT1管的基极与发射极均接电源，VT2管的基极和发射极均接地，两寄生晶体管发射结均零偏截止，对CMOS电路的工作无影响。当CMOS电路的输入、输出、电源端，甚至地出现正和负浪涌电压和电流时，就有可能使两寄生晶体管正向导通，类似于可控硅受触发开通，使CMOS电路进入闩锁状态。 闩锁发生过程，当器件由于某种外部条件产生触发电流时，该电流流过衬底寄生电阻Rs产生压降，当Rs上产生的压降达到VT1发射结正向导通电压时，则VT1正向导通；VT1集电极电流IC1经电阻Rw流进Vss，在Rw上产生压降。此时，若Rw上压降也超过VT2的正向导通电压时，VT2导通；VT2的集电极电流IC2增加流过Rs的电流，IC1进一步增加，如此反复，电流不断增大，当电流超过维持电流时，CMOS就发生闩锁，闩锁时间较长时，就会烧毁电路。同理，当外部信号条件，在Rw上产生较大压降时，也会触发VT1和VT2间的正反馈，产生大电流。 由以上分析可见，CMOS寄生双极晶体管构成的可控硅电路被触发后，形成正反馈回路，当闩锁发生后，即使触发信号消除，寄生可控硅将仍然保持导通。 闩锁发生的条件：寄生NPN、PNP晶体管的发射结均处于正偏，β1×β2>1（分别为两寄生管的放大倍数）；电源电压大于闩锁后的维持电压，电源提供电流大于维持电流。 闩锁产生的外部条件： 1) I/O电平下降到低于Vss电平，或上升到高于VDD电平； 2) 电源有异常的浪涌电压或噪声干扰侵入； 3) 电源电压瞬间跳变，引起反偏的p阱－衬底结电容出现较大充放电电流；电源变化速度越快，则该电流越大。 4) 另外，实践表明，在高温环境下器件更容易触发闩锁。 2、输入信号不可太缓原理分析如图3所示，CMOS单元由一个NMOS和一个PMOS管互补构成。当输入信号的上升、下降沿太缓时，在阈值电平维持的时间可能较长，使得两管同时导通的时间过长，在Vcc与Vss间形成大电流通路，导致器件功能异常。 图3 CMOS电路 CMOS器件注意事项使用CMOS器件时，应避免存在产生闩锁效应的条件，一般有如下要求： ①上下电过程中，为保证器件I/O电压不高于电源电压或低于地电压，要求信号后于电源和地上。 ②在上电过程中，电源电压不能有较大过冲或浪涌。 ③多电源器件，应该按照器件手册要求上下电，如果器件手册没有明确指出器件上下电顺序，则尽量保证各电源同时上电。 ④电源上电速率不能太快，不能有瞬间跳变，按器件手册要求设计。 ⑤新器件认证要关注器件的抗闩锁能力，特别关注高温下的抗闩锁能力。 ⑥器件输入信号上升、下降沿不可太缓，应满足手册要求。 设计时应注意保证上电过程中，CMOS器件的输入、输出管脚信号不得先于电源和地上，并保证GND－电源－I/O信号的上电顺序。 |
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