VHDL程序的结构体

 

 

VHDL 并置操作符 VHDL 提供了一种并置操作符 , 它的符号如下所示 :

 

& -用来进行位和位矢量的连接运算

 

这里 , 所谓位和位矢量的连接运算是指将并置操作符右边的内容接在左边的内容之后以形成一个新的位矢量.

 

通常采用并置操作符进行连接的方式很多 : 既可以将两个位连接起来形成一个位矢量 , 也可以将两个位矢量连接起来以形成一个新的位矢量 , 还可以将位矢量和位连接起来形成一个新的矢量。例如:

 

SIGNAL a, b:std_logic;

 

SIGNAL c: std_logic_vector (1 DOWNTO 0);

 

SIGNAL d, e: std_logic_vector (3 DOWNTO 0);

 

SIGNAL f: std_logic_vector (5 DOWNTO 0);

 

SIGNAL g: std_logic_vector (7 DOWN TO 0);

 

c<=a & b; 两个位连接

 

f <= a & d; 位和一个位矢量连接

 

采用并置操作符的过程中 , 设计人员常常采用一种称为聚合连接的方式。聚合连接就是

 

将上面直接连接中的并置操作符换成逗号 , 然后再使用括号将连接的位括起来。

 

例如 : SIGNAL a, b, c, d: std _logic;

 

SIGNAL q: std_logic_ vector (4 DOWNTO 0);

 

q<=a&b&c&d&a;

 

若采用聚合连接的方式 , 那么可以写成如下几种形式 :

 

q <= (a, b, c, d, a);

 

q <= (4 = > a, 3 = > b, 2 = > c, 1 = > d, 0 = > a);

 

q <= (3 = > b, 2 = > c, 1 = > d, OTHERS = > a);