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数字集成电路功耗优化集中体现在两个方面，一是电路的低功耗优化设计，二是EDA工具的优化设计。而电路的低功耗优化设计前者是重点，即综合考虑电路性能、面积、功耗来进行功耗的优化设计。 根据芯片不同的设计阶段，数字集成电路低功耗优化可以自下而上划分为六级，即：电路级(Circuit-Level)、版图级(Layout-Level)、逻辑门级(Gate-Level)、寄存器传输级(RT-Level)、算法级(Algorithm-Level)和系统级(System-Level)。每个层次都有相应的优化手段，所达到的效果也不同，划分层级如下： （1）系统级(System-Level)功耗优化的核心思想是在设计初始阶段应用各种低功耗的设计方法如：软硬件划分、功耗管理和指令优化等来在高层的空间进行功耗优化。 （2）算法级(Algorithm-Level)的主要优化目标是降低信号活动性，以此为目的的优化手段包括采用并行结构（Parallelism）、流水线技术（Pipe-line）、更改总线编码方式（Bus Encoding）、增加预计算逻辑(Pre-Computing)等。 （3）寄存器传输级(RT-Level)主要是针对电路闲置的模块，关闭闲置的资源来降低信号的翻转率从而降低功耗；主要方法有采用操作数隔离、采用存储器分块访问技术、采用门控时钟(Clock Gating)等方法。 （4）逻辑门级(Gate-Level)低功耗设计的主要目标是消除毛刺、减小负载电容、调整晶体管的尺寸、选用低功耗的逻辑器件、优化逻辑结构等。对应的主要手段有时序调整、单元映射、门尺寸优化、公因子提取、路径平衡、管脚置换等。 （5）版图级（Layout-Level)的优化对象主要是器件以及互联。主要方法是根据信号活动性来对电路进行分层以及将电路划分为小模块。 （6）电路级(Circuit-Level)功耗优化是最底层阶段的功耗优化，其重点放在改变电路结构等方面来降低功耗，主要方法是在电路中应用动态逻辑与异步电路。 每天一句话，送给在IC、泛IC和投资圈奋斗的你我，让我们共勉——生命是一种长期而持续的累积过程，决不会因为单一的事件而毁了一个人的一生，也不会因为单一的事件而救了一个人的一生；属于我们该得的，迟早会得到属于我们不该得的，即使侥幸巧取也不可能长久保有。 |
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