|
缩小选择范围 IC市场可以分为几个部分。在领先优势方面，芯片制造商正在以16纳米/ 14纳米和300毫米晶圆厂生产芯片。在这些晶圆厂，芯片制造商也在16纳米/ 14纳米以上的几个工艺领域生产芯片产品。 然后，在200毫米的旧式晶圆厂，对芯片的需求巨大。并非所有客户都需要前沿工艺节点的芯片。 “如果你要做成本公式计算，那么它很容易告诉你，获得回报是非常具有挑战性的，因为finFETs工艺的成本仍然很高，”联电业务发展副总裁Walter Ng表示。 “实现首个finFETs工艺节点是一回事。超越它则是另一回事。只有少数人能承受得起相应的费用。“ FinFET与平面：来源：Lam Research 不过，也有一些领域的应用需要最新的芯片工艺流程，例如机器学习，服务器和智能手机。 “当然，我们这些用于半导体制造的软件肯定需要更多的计算能力。如果我们今天有10倍的相同成本，我们也会喜欢的，因为这是新兴技术领域发展中所遇到的正常现象，可以说所有其他科学和工程计算领域都处于类似的情况，“D2S首席执行官Aki Fujimura说。 在领先优势方面，多年来该行业一直在努力跟上这一技术发展需求。在每个工艺节点上，芯片制造商已将晶体管规格缩小了0.7倍，使业界在每一次芯片工艺节点转换中性能提高15％，成本降低35％，面积增益降低50％，功耗降低40％。 2011年发生了重大飞跃，当时英特尔从平面晶体管转向22纳米finFETs，随后芯片代工厂以16nm / 14nm FinFETs工艺跟进。 FinFETs三极管技术以更低的功耗提供更高的性能。 在14nm与10nm工艺处的鳍（fins），金属，栅极间距和单元高度。 来源：英特尔 但是在每个工艺节点上，finFET的工艺成本和复杂性都在飞涨，所以现在完整工艺节点的扩展节奏已经从18个月延长到2.5年甚至更长的时间。另外，很少有芯片代工厂客户可以承担迁移到更先进工艺节点上的费用。 展望未来，由于成本的原因，客户可能会停留在某些节点上。例如，7nm finFET为大多数应用提供足够的功率，性能和面积缩放优势。 GlobalFoundries首席技术官Gary Patton表示：“7nm将成为一个长寿命的工艺节点。 不过，一些芯片制造商计划将finFETs技术扩展到5nm水平。但在5纳米时，设计成本升高。而且，5纳米finFETs的工艺扩展效益值得商榷。 “5nm将成为这些半工艺节点之一。在性能改进和缩放方面，它与10nm和20nm非常相似，“Patton说。 从5nm水平起，该行业正在努力将finFETs扩展到3nm。到目前为止，它正在陷入困境，这意味着finFETs可能会在3纳米水平的时候失去发展动力。 “我们花费了大量的时间，业界花费了大量的时间，仍然试图提出性能增强器，让我们能够在3nm芯片工艺上搭配finFET。例如，如果我们能够在低k领域中找到突破，这对于处理finFETs的性能将是一个很大的帮助。但是今天，它并没有达到实现3nm芯片目标所需的价值”Imec半导体技术和系统执行副总裁An Steegen表示。 “今天在3纳米工艺节点的时候，finFETs正在开始挣扎。因此，在3纳米处，我们需要为finFET找到一个真正的性能增强器，或者我们需要对纳米片进行改变。“ 业界很久以前就认识到了这一点。多年来，该行业一直在评估几种下一代晶体管选项，例如全栅（gate-all-around），TFET，垂直纳米线（vertical nanowires）和具有III-V族半导体材料的finFETs等。曾经，纳米线（nanowire）FET是最受欢迎的设计。而现在纳米线（nanowire）仍然可行，但纳米片（nanosheet）正在越来越受到重视。使用当今的技术，TFET和垂直FET（vertical FETs）实现起来仍太难了。 栅极接触。 来源：英特尔 但是纳米线（Nanowires）和纳米片（nanosheets）之间有一些权衡，“就纳米线（nanowires）和纳米片（nanosheets）而言，纳米片（nanosheets）的性能通常会高于纳米线（nanowires）。它有一个更加厚的沟道，你可以在那里驱动更多的电流，从反演的角度来看它会更稳定。它将受到密度缩放比例与纳米线的影响。这是一个折衷，“Lam Research公司Coventor计算产品副总裁David Fried说。 在这两种技术中，纳米片FETs（nanosheet FETs ）有一些优点。 “这是全栅（gate-all-around）最现实的结构。它将包括具有可变纳米片（nanosheet）宽度的纳米片（nanosheet），以及超过90％与finFETs兼容的工艺，“S.D.三星公司逻辑部的高级副总裁Kwon说。 去年，三星在4纳米上推出了所谓的多桥沟道FET（MBCFET，Multi Bridge Channel FET）。 MBCFET本质上讲是一种纳米片（nanosheet）FETs。最近，三星表示它将推出在3纳米，而不是4纳米的工艺器件。 此外，GlobalFoundries正在开发类似的技术，其他公司也在探索它。 “对我们来说，下一个工艺节点可能会涉及到纳米片（nanosheet）技术，”GlobalFoundries的Patton说。 “这绝对是来自finFETs领域更进一步的工艺演进步骤。” 与此同时，台积电(TSMC)透露它将扩展finFETs工艺节点至5nm。在3纳米时，该公司正在探索纳米线（nanowire）和纳米片（nanosheet）FET。 “我们正在关注这两种技术，”台积电研发，设计和技术平台高级副总裁Y.J. Mii说。台积电尚未公布最终决定。 显然，实现3纳米，芯片代工厂之间的竞争也正在升温。 PDF解决方案的新产品和解决方案副总裁Klaus Schuegraf表示：“全栅极（Gate-all-around ）代表了一个芯片代工厂的机会，不仅可以展示制造领导力，还可以展示率先引入新设备架构的技术领先优势。 “但所有这些架构变化都会让你付出一些代价。他们将让你付出新的表征技术的代价，他们肯定也会让你付出新的工艺设备方面的代价。这是非常多的工作。“ 另外，制造成本也是巨大的。 “3nm工艺开发将耗资40亿至50亿美元，而每月40000片晶圆的制造成本将达150亿至200亿美元，”IBS Jones说。 然后，即使采用新的晶体管结构，缩放的好处也在缩小，而成本却在上升。 “在14纳米之前，每个节点的性价比有30％的提高，”三星设备解决方案部门的代工业务执行副总裁兼总经理E.S Jung说。 “从14nm到10nm，有超过20％的改善，而在10nm以下的超过20％的性能改善。在3纳米处，也有大约20％的改善。“ 考虑到这一点，问题是纳米线/纳米片（nanowire/nanosheet）是否会为finFETs提供更好的缩放比或性能优势。在最近的一篇论文中，Imec描述了一种具有三层叠片的纳米片（nanosheet）FET，每张叠片的宽度为20nm，器件的垂直间距为12nm。 Imec的纳米片（nanosheet）FET具有42nm的栅极间距和21nm的金属间距。据Imec称，相比之下，5nm finFET可能会采用48nm栅距和28nm金属间距。 基于这些指标，纳米片（nanosheet）FET在5nm finFET上提供了适度的缩放性能增强。但这项新技术具有一些耐人寻味的特征，即能够改变器件中的沟道或片材的宽度。例如，具有较宽片材的纳米片（nanosheet）FET提供更多的驱动电流和性能。窄的纳米片（nanosheet）具有较少的驱动电流，但占据较小的面积。 “关键因素是可变宽度，您可以更好地控制它，而不是翅片（fin）的可变高度，“Imec逻辑集成和设备总监Dan Mocuta说。 各个节点处的互连，接触和晶体管。 来源：应用材料 “在finFET技术中，器件的宽度是量化的。你可以有一个鳍（fin），两个鳍（fins），三个鳍（fins）或其它数目。在纳米片（nanosheet）中，您有一个固定数量的纳米片层叠在一起。但你可以改变宽度。现在，您可以连续控制器件的宽度区域，这对于finFET来说并不能做到这一点，“Mocuta说。 “例如，你想拥有一个驱动大量电流的区域，这可能是用来设计一个缓冲器（buffer）。然后，你想拥有一个面积占用非常小的SRAM。这样可以满足芯片上的不同的需求。“ 纳米片（Nanosheets ）是有前景的技术，但这不是唯一的选择。随着突破，finFETs可能会延伸超过5nm。另一种选择是等到行业开发出更好的晶体管。还有一种方法是通过将多个的器件放在更先进的封装中来获得扩展的好处。 图式化纳米片（Patterning nanosheets） 同时，除了一些例外，全栅极（gate-all-around）器件（纳米片（nanosheet）和纳米线（nanowire ）FETs）和finFETs之间的工艺步骤相似。但是，制作一个全栅极（gate-all-around ）器件是具有挑战性的。图式化（Patterning）和缺陷控制只是其中一些问题。 堆叠的纳米片工艺顺序和TEM。资料来源：IBM，三星，GlobalFoundries。 在纳米片（nanosheet）和相关器件中，第一步与finFET是不同的。目标是使用外延反应器（epitaxial reactor）在衬底上制作超晶格结构（super-lattice structure）。超晶格（super-lattice structure）由硅锗（SiGe）和硅的交替层组成。至少，一个叠层将由三层SiGe和三层硅（silicon）组成。 然后，您可以在堆叠上绘制小片状结构。为此，该行业需要极紫外（EUV）光刻技术。 “问题在于你如何在晶圆上完成图案。在finFET中，翅片（fins）是直的和规则的。你可以使用自对准隔离技术来打印这些形状，“Imec的Steegen说。 “但是对于纳米片（nanosheets），我可以在单次曝光的EUV中印刷出几乎完全不同的线宽间距。” 16 / 14nm，10nm，7nm的FinFET。 来源：应用材料 然而，采用EUV极紫外（EUV）技术，芯片制造商面临着一些重复性的挑战。 “从图案化的角度来看，有趣的是我们回到了拥有可变宽度的器件上，”GlobalFoundries高级研究员兼高级技术研究总监Harry Levinson说。 “如果我们回到可变宽度，就像我们在平面晶体管时期所做的那样，非常希望直接用EUV光刻技术来印刷这些宽度，”Levinson说。 “但现在，如果我们回到与旧式平面晶体管具有相似图案要求的器件，我们又回到了非常积极的线边缘粗糙度要求。将需要更少的LER。“ LER被定义为特征边缘与理想形状之间的偏差。特征边缘的任何偏差都会影响晶体管的性能。 晶体管方面的挑战 同时，在图式化工艺流程之后，下一步涉及形成浅沟槽隔离结构，然后是要开发内部间隔件。 然后，使用替换工艺，把超晶格结构（ super-lattice structure）中SiGe层去除。这反过来使硅层之间留有空间。每个硅层构成薄片的基础，薄片是器件中的沟道。 “而你处理这些需要被除去的材料的方式是你往栅极看。你必须有一种化学物质才能够去除这些材料，“Imec的Mocuta说。 “纳米片（nanosheet）越宽，去除这种材料就越困难。它必须是一个各向同性的蚀刻。它也必须横向进行，同时它必须非常有选择性。“ 为什么EUV工艺如此之难。 来源：ASML 挑战在于要在底部的源极/漏极区域横向进行各向同性蚀刻。 “这是一个需要解决的问题。但有解决方案，“他说。 最后，沉积高k /金属栅极材料，从而形成栅极。栅极围绕着每个纳米片。 对于这个和其他步骤，行业需要新的或更先进的工具。 “我们相信选择性沉积和选择性蚀刻对于那些想要进入这些工艺节点的公司来说是基础性，”TEL的一位研究人员Kandabara Tapily在最近的IEEE国际互连技术大会（IITC，International Interconnect Technology Conference）的演讲中表示。 “我们正在考虑选择性工艺，而不仅仅是选择性沉积（deposition）。沉积（deposition）不是实现选择性的唯一途径。你必须考虑选择性蚀刻或者其它结合一些可以实现选择性的处理方法。“ 选择性蚀刻涉及原子层蚀刻（ALE，atomic layer etch）。由多家供应商提供，ALE技术能够有选择地移除目标材料而不损坏结构的其他部分。 较大的间距是一种称为区域选择性沉积（deposition）的技术。有了这种技术，我们的目标是将金属沉积在电介质或者把电介质沉积在金属上。但是这种技术仍然在研发中。 互连问题 还有其他方面的挑战，即互连（interconnects）。互连 - 芯片中的微小铜布线方案 - 在每个工艺节点处变得越来越紧凑，将会导致芯片中产生不需要的电阻 - 电容（RC）延迟。 为了帮助解决这些问题，英特尔从10纳米的两个互连层转变为传统的铜材料到钴材料。其他厂商则还在坚持采用7纳米铜线。 但目前还不清楚铜是否可以扩展到3nm。因此，该行业正在探索其他金属，如钴（cobalt ）和钌（ruthenium），用于互连。 |
|
|
