IC攻城狮求职宝典 2018年IC设计企业 笔试题 01 英伟达（Nvidia）(2)

6、

答案：

这里由于两块电路里面各个输入到输出的路径延时不一致，这里为了避免竞争冒险必须把各个并行的路径的延时做到一样。可以看到，可以优化到的最小的延时为 2ns+0.5ns = 2.5ns.

可以通过插入反相器，与非门，或非门等。如果只是靠插入上述的门，只能实现非，故为了保证逻辑不变必须插入偶数个。但是0.1与2ns之间差1.9ns，是奇数个，故可以通过插入18个反相器，外加一个MUX。对于0.5ns的路径可以插入14个反相器，外加一个mux。后面一个电路0.1n延时的路径可以插入4个反相器。故最大延时为2.5ns。

 

7、

答案：

题目分析：类似于序列检测器，增加了计数功能。

DUT:   sequence.v

Testcase:  sequence_tb.v

设计思想：把序列stringA存在DUT里面，stringB作为输入DUT的输入，输出是检测到stringA（按序列检测的）的最后字母在stringB中的位置。

modeSIM仿真结果：

 

 

8、