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| 共 6 篇文章 |
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同步电路的时钟源是一个，包括通过PLL分频和倍频的时钟，都可以认为是同步时钟电路。异步电路是的时钟源是不同，时钟的相位和时钟周期，没有关系。同步电路即电路的状态运转随某个时钟而跳转，所有电路之间利用时钟沿来做同步。而异步电路之间的不受某个时钟沿控制，而是各个电路之间由各种握手信号来完成数据之间的交互与同步。异步电路相对于... 阅116 转2 评0 公众公开 18-12-28 10:40 |
IC攻城狮求职宝典 07 2018年IC设计企业 Cadence.A.Tsetup=4ns, Thold = 1ns.C.Max Freq = 1/( Tsu + Tco + Thold + Tclock_skew)D.Max Freq = 1/( Tprop_delay + Tsu + Tco + Tclock_skew)E.Max Freq = 1/( Tprop_delay + Tsu + Tco + Thold +Tclock_skew)A.8.95ns B. 9.55ns C.0.85 D. 7.75ns.解析：Tcycle -Tprop_delay_max - Tsu -... 阅287 转1 评0 公众公开 18-12-24 12:15 |
假设数据已被时钟打入D触发器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的Ｄ端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin =Tco＋Tdelay＋Tsetup，即最快的时钟频率Fmax =1/Tmin。SPI和... 阅1659 转11 评0 公众公开 18-12-13 11:23 |
IC攻城狮求职宝典 2018年IC设计企业 笔试题 01 英伟达（Nvidia）(2)可以看到，可以优化到的最小的延时为 2ns+0.5ns = 2.5ns.但是0.1与2ns之间差1.9ns，是奇数个，故可以通过插入18个反相器，外加一个MUX。设计思想：把序列stringA存在DUT里面，stringB作为输入DUT的输入，输出是检测到stringA（按序列检测的）的最后字母在stringB中的位置。 阅120 转1 评0 公众公开 18-12-07 10:29 |
Tclk = 时钟周期，是可变的，比如1KHz ~ 5.0GHzTcq = 触发器的时钟端C到输出端Q的延时，是器件属性，是固定不变的Tcomb = 两个触发器之间组合电路的延时，是可变的，可以通过设计进行优化逻辑Tsetup = 建立时间是触发器的固有属性，是定值Thold = 保持时间是触发器的固有属性，是定值。assign w_addr = w_addr_b[3:0];assign empt... 阅254 转1 评0 公众公开 18-12-07 10:25 |
