计算管子走的电流 5V PMOS:(W/L)=20/0.6 Min. =270(uA/um) 要走20mA,画的是W/L=50/1,160个管子。 求走过管子的MET宽度? 答:MET宽度约为20um。 为什么DI和UI要加base,deepN上方要加emitter?答:因为UI和deepN在高温推结后,下方浓度很高,就使得上方浓度偏低,即为P-,N-。P-和N-无法与金属形成良好的合金(欧姆)接触,会形成较大的阻抗。所以需要在上方加入高浓度的P+,N+。P+和N+可以和金属形成良好的合金接触。所以要在上方加base(P+),deepN(N+)。 隔离岛上为什么必须加电位?答:隔离岛是N外延(N+),加电位与衬底P_sub(P+)形成反偏二极管,可防止漏电。 NPN管工作原理?答:NPN电流驱动,VBE达到阈值电流导通。载流子垂直从发射区穿过发射扩散下的薄层基区流入集电区。 输出接的铝条为什么要做粗做宽?答:减小阻抗。如果铝条太细太窄,那流过的载流子浓度就越大,形成的阻抗越大。大电流走过,就会发热,影响芯片效果。防止负反馈。一般走大电流的金属线要有余量。 PNP管的参数?答:算集电极所接收发射极电荷的面积。 为什么大输出管要画成插指状?答:加大有效截面,基极的驱动效果更好。 提取寄生参数① 先跑过LVS(为了确认坐标) 要在outputs选项卡里的Report/SVDB,勾选Generate data for calibre -xRC ② Run PEX Rules文件一般选.xRC文件,如果.xRC文件没有定义,查看.xRC,改用.LVS文件(视工艺而定),修改文件。 Input:Netlist选项勾选Export from Schematic Viewer Output:选项卡选R+C+CC(电阻+寄生电容+耦合电容) Netlist下的Format选CALIBREVIEW ③ Calibre View Setup Output Library:修改Library(修改成SCH) Calibre View Name:calibre_RC 其它默认 ④ 对应端口 撤消步数设置在CIW窗口,输入“hiSetUserPreferences()”,回车确定。在弹出的界面中有一项是“Undo Limit”,就是设置撤消步数的,最多10步。 用Calibre DRC自动添加Dummy MetalVi dummy.drc内容如下: layout SYSTEM GDSII PRECISION 1000 RESOLUTION 1 DRC RESULTS DATABASE “dummy_hier_flatten.gds” GDSII _dummy DRC MAXUMUM RESULTS ALL DRC SUMMARY REPORT “dummy_hier.rpt” LAYER M9 206 LAYER MAP 28 DATATYPE == 0 206 DUY_10=EXTENT(衬底不用重复加) M9_2 =SIZE M9 BY 2 DUY_10_M9_2=DIY_10 NOT M9_2 Dummy_M9{@Add dummy for M9 layer LL9=RECTANGLES 2211 OFFSET 00 INSIDE OF LAYER DUY_10_M9_2 MERGE LL9 } DRC CHECK MAP Dummy_M9 GDSII 28 0 “dummy_hier_array.gds” AREF DUM_CELL_M9 4 2 1 保存好dummy.drc文件→用run DRC→选择Rules文件为dummy.drc(注:跑的结果最好单独放一个文件)→跑完之后,导入dummy_hier_array.gds→就会出现有dummy Metal 的Top cell→调入版图→原点对齐。 双极工艺Diva DRC和LVSDRC: 版图→Verify→DRC→Rules File:/home/lcm0315/lcc707/Diva_file/HX323.drc→Rules Library:þLC324(当前项目的Library)→点击Set switches→会弹出窗口,选择要检查的层次→OK LVS: ① 版图→Verify→Extract→Rules File:/home/lcm0315/Icc707/Diva_file/Hx323.ext →Rules Library:þLC324(当前项目的Library)→View Names Extracted:extracted →会在当前cell下生成一个extracted ② 版图→Verify→LVS→分别Browser Schematic和extracted对应的电路和版图 →Rules File:/home/lcm0315/Icc707/com.lvs→Run(跑LVS) →output(查看文件Si.out)→Error Display ③ Verify→Probe→þCross probe matched→Add Dev /Add Net... 从电路查对应版图,打开电路probe。 从版图查对应电路,打开版图probe。 注:如果无法对应,查看LVS下的路径是否写了。 Latch up 原理及解决方法Latch up最易产生在易受外部干扰的I/O电路处,也偶尔发生在内部电路。 Latch up是指cmos晶片中,在电源power VDD和GND之间由于寄生的PNP和NPN双极性BJT(Bipolar Junction Transistor)相互影响而产生的低阻抗通路,它的存在会使VDD和GND之间产生大电流。随着IC制造工艺的发展,封装密度和集成度越来越高,产生Latch up的可能性会越来越大。 Latch up产生的过度电流量可能 会使芯片产生永久性的破坏。 Latch up的原理分析: Q1为垂直PNP BJT,基极(B)是nwell,基极到集电极(C)的增益可达数百倍。 Q2是一侧面式NPN BJT,基极为p_sub,到集电极的增益可达数十倍。 Rwell是nwell的寄生电阻;Rsub是substrate的寄生电阻。 以上四元件构成可控硅(SCR)电路,当无外界干扰未引起触发时,两个BJT处于截止状态。集电极电流是集电极(C)到基极(B)的反向漏电流构成,电流增益非常小,此时latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时,会反馈至另一个BJT,从而使两个BJT因触发而导通,VDD至GND之间形成低阻抗通路,latch up产生。 产生Latch up的具体原因① 芯片一开始工作时VDD变化,导致nwell和p_sub间寄生电容中产生足够的电流,当VDD变化率大到一定地步,会引起latch up。 ② 当I/O信号变化超出VDD——GND的范围里,有大电流在芯片中产生,也会导致SCR的触发。 ③ ESD静电加压,可能会从保护电路中引入少量带电载子到well或sub中,也会引起SCR触发。 ④ 当很多驱动器同时动作,负载过大,使power和gnd突然变化,也有可能打开SCR的一个BJT。 ⑤ Well侧面漏电流过大。 防止Latch up的方法① 在sub上改变金属的掺杂,降低BJT的增益。 ② 避免source和drAIn的正向偏压。 ③ 增加一个轻掺杂的layer在重掺杂的sub上,阻止侧面电流从垂直BJT到低阻sub上的通路。 ④ 使用guard ring:P+ ring环绕nmos,并接GND。N+ ring环绕pmos,并接VDD。一方面可以降低Rwell和Rsub阻值,另一方面可阻止载子到达BJT的基极。如果可能,可再增加两圈ring。 ⑤ Sub contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。 ⑥ 使nmos尽量靠近GND,pmos尽量靠近VDD,保持足够的距离在pmos和nmos之间降低引发SCR的可能。 ⑦ 除I/O处需要采取防latch up的措施外,凡接I/O的内部mos也应圈guard ring。 ⑧ I/O处尽量不使用pmos(nwell) ⑨ 另外,对于电路较复杂的版图,例如LCD driver等有升压的电路,在启动之间,很多电压都是不定的,这样更容易引起latch up的可能,这时,可以在P、N器件之间,插入更深的well或埋层。 运算放大器版图要注意什么?① 差分对mos匹配 ② 信号对称连线 ③ 差分输入远离输出 |
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