半导体集成电路系列(二)：MOSFET

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当今的集成电路，实时性和低功耗方面，在复杂的三维飞行控制上仍无法与蜻蜓的大脑竞争，这是60年的集成电路历史与40亿年的生命演化无法比拟的，不幸的是，目前我们仍不知道如何在集成电路中实现如此惊人的生命算法。

1. MOSFET 简要介绍

现代信息社会中，MOSFET（金属-氧化物半导体场效应晶体管）是当今制造产量最大的核心电子器件之一，并且也是电子发展历史上最成功的器件。尽管尚无官方数据来估算人均MOSFET的数量，但考虑到以下事实：最先进的微处理器芯片中拥有超过20亿个MOSFET，可以确定世界上每个人都应该拥有超过数十亿MOSFET。

图1.1丨The Transistor “Food Chain”, Silicon Earth

半导体集成电路系列（二）旨在概述MOSFET的发展和演变历程，包括器件缩小至最终尺寸过程所遇到的问题以及未来几十年内可用的技术选择。

2. MOSFET 基础概念

《半导体集成电路系列（一）：双极晶体管》中，介绍了晶体管的构成以及工作原理，其中通用的晶体管是一种三端子设备，其中两个极（E/C）之间的电流通过第三极（B）的偏置进行调制（参考图2.1）。

图2.1丨双极晶体管示意图, Microelectronic Circuits, Kenneth C. Smith

在过去几十年的发展中，MOSFET的研究始终很广泛，特别在应用和器件制造领域。从MOSFET的简单结构来看（参考图2.2），它的独特之处在于第三个端子G——栅极，它是一个由金属电极Metal 氧化物薄膜Oxide 半导体衬底Substrate组成的MOS电容器，这个电容器端子在作为输入端时，具有很高效的直流电流阻断特性，很好的实现开的时候沟道电流大，关的时候漏电流尽可能小。图中的Channelregion是沟道区域，载流子通过沟道实现在源/漏极之间的传输，W代表沟道宽度，L代表沟道长度。

图2.2丨MOSFET的简单结构, Microelectronic Circuits, Kenneth C. Smith

MOSFET的工作原理如图2.3，其中MOS结构的栅极就如同水闸，控制着电子流在源极(Source)与漏极(Drain)之间的通断(图2.3-a/b)，也就是说电流的导通与否取决于栅极的开关状态，那么栅极是如何执行它的开关功能的？

图2.3丨MOSFET 工作原理, Guide to state-of-the-art electron devices

考虑到n沟道MOSFET本身具有正阈值电压（Vth），其中Vth可以理解为电子跨越栅极时所做的功，电子从低电势流向高电势。

参考图2.3-c，当栅极偏置电压为0V（即Vg=0V）时，如果衬底偏置电压也为0V，此时p型沟道的电势为0V，此时重掺杂的n 源极S与中间的p型沟道形成负的势垒，抑制了电子从源极流出，Source-Gate通道没有电子流动，因此漏极端的电流Id=0，晶体管处于“截止”状态。

参考图2.3-d，当栅极电压有足够高的电压偏置时（Vg>Vth），沟道表面电势足够高，降低了pn结处的势垒，电子可以从源极通过沟道传播并进入漏极，晶体管形成电流通路，此时的I-V曲线如图2.4。

图2.4丨增强型NMOS漏极电流iD与源漏电压vDS的关系，其中vGS = Vt Vds

图2.3中，用的是n 源/漏极和p型衬底，同样可以通过使用p型源/漏极和n型衬底，利用空穴形成沟道电流，并且电流从漏极流向源极，这种MOSFET成为p沟道MOSFET。

MOSFET在现代信息社会有许多应用，诸如DRAM、SRAM、电路开关、放大器、调制器、电压转换等，而其中MOSFET的数字电路应用更被认为是现在微电子学的主流技术，这里暂时主要聚焦数字应用有关的问题。

对于MOSFET的数字应用，速度和功耗是其主要研究问题。为了实现更高的速度和更低的功耗，逻辑电容MOS的尺寸不断缩小，也使得MOSFET的尺寸不断缩小。而缩小电容尺寸可以使得逻辑电路具有更短的开关时间t和更小的开关功率p，具体关系如公式2.1（其中Vsupply是电压电源，f是每秒的开关周期数或时钟频率）。

实际上，器件尺寸的缩小历程映射着整个集成电路的发展历程。在过去40年时间里，MOSFET的特征尺寸（或最小线宽）一直以每两到三年约0.7倍的平均速度缩小，目前已经在开始5nm的量产研发了。

图2.5丨特征尺寸技术节点演化路径

随着MOSFET的小型化，集成电路中MOSFET的数量每两年或三年翻一番，这就是1966年戈登·摩尔提出的著名的摩尔定律[1]。

MOSFET的集成电路始于1970年代初期，从一开始的1kbit存储器和75kHz时钟频率运行的集成微处理器，到四十年后，存储器容量增加了1.28亿倍，微处理器的时钟频率也提高了5000倍。通过缩短MOSFET的开关时间和启用并行处理的能力是可以有效提高集成电路的性能的，同时随着MOSFET的尺寸不断减小，器件的成本和功耗也随之变小。很显然，MOSFET的小型化发展对于集成电路发展是至关重要的。

但是这里问题就出现了，回头看看MOSFET的结构，随着它的尺寸减小到亚微米级别时，源/漏极之间的距离会变得很小，如果维持高浓度的掺杂情况下，源漏之间会发生沟道穿通，导致MOSFET无法关断，这个情况不会是我们想要的结果。此时的最大问题就是如何在缩小尺寸的需求下关断MOSFET。

解决MOSFET源漏间的沟道穿通问题之前，先来看看源漏的穿通效应是如何发生的。

图2.6(左)显示了MOSFET处于“截止”状态时的横截面。当Vg=0V时，在源栅之间存在一个电子势垒，当向漏极施加正偏压时，漏极pn结附近的耗尽区或空间电荷区域变大(红色阴影部分)。在长通道设备中，此区域可能无关紧要，但随着沟道长度的减小，耗尽区可能就会在大多数沟道上延伸，同时拉低源区的电子势垒。在这种情况下，即使栅极的偏置电压为0V，电子也可以轻易从源极传输到漏极。此时的MOSFET将无法处于完全“截止”的模式。

图2.6丨源漏电极的电子穿透现象

为了解决这个问题，需要将栅极氧化层的厚度减小（减小tox → 增大Cox），以增强栅极对沟道电势的控制性，另外，还应减小源极和漏极结区的深度，以抑制漏极耗尽层深度及其在栅极下方的横向延伸，如图2.6(右下)。这个原理在1974年由Dennard及其同事发展为恒定电场按比例缩小[2]。

在MOSFET按比例缩小理论中，所有水平和垂直方向尺寸以及电源电压都乘以相同的因子k(<1)，通道的掺杂剂（受体或施主）浓度乘以1/k。在最近几十年的尺寸缩小趋势中，k的典型值约为0.7，实际的器件尺寸确实也是根据这种趋势进行缩小，但是电源电压和掺杂浓度未能实现相应缩放。随着尺寸进一步缩小至10纳米范围时，Vsupply和Vth也变得更小，但是恒定电场缩放的方法已经无法有效抑制“截止”电流或者说“亚阈值传导”，就是此时无论栅极长度如何，即使栅极偏置在阈值电压之下，仍会有小部分源电子具有足够的能量，克服源电势垒，穿通沟道区传输到漏极，该电流称为亚阈值泄漏电流，器件此时工作在亚阈值区域。

与MOSFET“导通”状态时漏极电流与截止电压Vg– Vth是线性或二次函数的关系不同，亚阈值泄漏电流由于势垒的影响，它表现为栅极偏置电压的指数函数，可以参见图2.7的关系图。

图2.7丨MOSFET从“截止”到“导通”状态的电流-电压(Id-Vg)特性的对数关系图

图2.7描绘了MOSFET从“截止”到“导通”的电流-电压(Id-Vg)特性的对数关系图，直线部分表示亚阈值区域中对Vg的指数依赖性。当电源电压Vsupply随器件尺寸缩小时，Vth也会同步减小，而Vth的减小使logId – Vg曲线向左平行移动，其中对数Id –Vg曲线的斜率是由电子能量分布的Boltzmann统计数据中的电子热电压kT/q决定，无论晶体管的沟道长度如何，热电压均保持不变。图2.7进一步表明Ioff泄漏会随Vth缩小而呈指数增长，虽然单个MOSFETIoff的大小约为10^(-8) A，看着很小，但是在集成数万亿晶体管的时候，整个芯片的总“截止”电流将会超过100A，这对集成电路而言是一个很严重的问题！虽然可以通过各种智能电源管理方案来切断泄漏路径，从而缓解该问题。尽管如此，亚阈值电流泄漏仍然是进一步缩小设备尺寸的关键问题。

图2.8丨典型MOSFET结构

如今，实际使用的MOSFET器件结构已经在许多方面进行了改进，包括自对准设计、High-KDielectric、金属电极等，以克服小型化带来的问题，图2.8展示了现代逻辑电路中常使用制作的典型MOSFET结构。随着许多新材料的引入，结构也变得更加复杂，不过在32nm节点之前的需求，MOSFET的这个平面结构设计依然适用。

之前的MOSFET缩小方案中，沟道区的耗尽深度已经通过增加p型body（即沟道正下方的衬底区域）的掺杂浓度实现了器件缩放，但是到28 nm节点之后，衬底的掺杂水平高达10^19cm-3，这将导致以下几个问题：反向偏置时漏极与远离沟道区的body结区发生带隙隧穿，即使具有低功函数的栅极其阈值电压也很高，同时短沟道下的掺杂原子发生随机跳跃而变的不可控。此时掺杂的Body区与漏极之间产生漏电流。

我们可以通过对MOSFET器件的结构设计更改（比如双栅极DG-MOSFET或Fin-FET）来解决这个问题，其中二维短沟道效应由body硅膜厚度控制，而不是耗尽深度，此时把衬底硅膜变薄同时通过增加背栅的方式实现对沟道的控制。不过硅膜太薄会导致背栅电极与漏极发生短路，可以通过类似于顶部MOS栅极的绝缘隔离结构对底部栅电极进行隔离来解决短路问题，如图2.9右，这就是双栅极MOSFET或Fin-FET的想法，从此占领半导体界超过40年的平面MOSFET被3D的FinFET所取代。

图2.9丨双栅极MOSFET（Fin-FET）的构想

3. MOSFET Scaling Down的发展与挑战

从生产的角度来看，MOSFET的发展大致可分为以下六个阶段，参考[Guideto State-of-the-Art Electron Devices]。

第一阶段（1925-1960）：从构想到实验

早在1920～1930年代，就发明了类似MOS的绝缘栅场效应晶体管。在此期间可能进行了一些原始实验，但未发表成功报告。后来，在1940年代，贝尔实验室的Shockley团队奋力为了实现MOSFET的工作，但是由于半导体和栅极绝缘体之间的界面性能很差，最终还是没有成功[3]。

第二阶段（1960～1970）：第一个MOSFET的诞生及其模型构建

第一个具有功能的MOSFET于1959年制成，结构为Si衬底，二氧化硅（SiO2）栅介质层和Al栅极。但是，由于其驱动电流小于双极型晶体管，并且由于SiO2中的钠等杂质离子的影响，使得其阈值电压非常不稳定，此时的MOSFET并不被认为是主流双极型技术的竞争对手。但是在此期间，通过对漏极电压Vd和栅极电压Vg的分析，成功实现了MOSFET漏极电流Id的模型构建。

第三阶段（1970–1985）：集成化与小型化

1960年代后期，通过提高对材料的杂质控制以及工艺环境洁净度的优化，栅极阈值电压不稳定的问题得到了解决。从此MOSFET可以应用于制造大规模集成电路（LSI），例如存储器和微处理器。

1970年代初期的器件特征尺寸约为10μm。为了较好的控制Vth，早期的LSI主要使用P沟道MOSFET，可以形成较好的Si/SiO2界面特性。仅在一两代之后，具有高载流子迁移率并因此具有较高漏极电流的N沟道MOSFET取代了PMOS技术。然后，NMOSLSI开始用于制造各种微处理器和其他逻辑设备和存储器，例如ROM（只读存储器）和RAM（随机存取存储器）等。但是，BJT仍然是高性能大型计算机的主流技术。

这里需要强调，此时使用的栅极材料依然还是Al，由于Al的熔点远低于硅中杂质的扩散温度，因此在栅电极形成之前就需要用单独的光刻掩模进行源/漏扩散，为了防止三端子间未对准，所以一般情况下会让Al栅极与源极/漏极有很大的重叠，这就导致了接触面积显著增加，使得寄生电容和电阻过大，从而导致器件的性能严重下降。

1960年代后期，多晶硅（poly-Si）栅电极开始应用于MOSFET。多晶硅栅极的引入使得源极/漏极与栅电极的自对准成为可能。在该技术中，将多晶硅栅电极用作高温掺杂剂扩散的掩模，直接在高温中扩散掺杂从而形成源漏区。多晶硅栅极是缩小MOSFET尺寸的重要里程碑。

1970年代初期，发现了短沟道效应，即漏极耗尽层的延伸减小了有效沟道长度，使得Vth降低以及亚阈值泄漏电流的出现。如前面所述，为了抑制短信道效应，1974年提出了恒定场缩放方法。但是并不是所有的器件参数都可以通过系数k进行缩放，后来抑制短沟道效应的方法更多依赖于对这些通用的器件参数的控制：栅氧化层厚度，源/漏结区深度和源/漏耗尽宽度。通过进一步完善，也提出了“ScaleLength”的概念。

第四阶段（1985～2005）：CMOS的发展与MOS管的结构变革

在1970年代后期，热载流子效应受到关注。短沟道MOSFET中，漏极附近强的横向电场可以将沟道电子（或空穴）加速到具有足够高的能量，形成沟道热载流子，它们可以克服Si / SiO2的界面势垒，从而注入到栅极氧化物中，导致阈值电压和迁移率下降，Vth和Id会随时间发生变化。为了解决这个问题，在1970年代后期提出了轻掺杂漏极（LDD）结构，削弱电场作用，抑制了热载流子效应。由于制造过程的对称性，源区也是使用LDD结构。同时也随着电源电压从5V降至了3.3V，一定程度上也减轻了漏极附近的横向电场。源/漏LDD在1990年代后期被进一步设计成超重掺杂和超浅结构，称为源漏“扩展”。

源极/漏极结深度的缩小使得源/漏极电阻的显着增加，为了减少电阻使得源极/漏极边缘处的掺杂剂浓度尽可能高。但是，这也使得短沟道效应和热载流子的可控性变差。此时通过进一步降低电源电压，可以减轻了热载流子效应。而短沟道效应可以通过在漏极相邻且与主体相同类型的区域进行高掺杂实现控制。

自1980年代中期以来，CMOS电路由于其极低的待机功耗，开始取代NMOS进入大规模集成电路，尽管CMOS比NMOS需要附加的PMOS晶体管制造工艺。初期，n 多晶硅仍作为n/p型MOSFET的栅电极材料，而且工艺简单，但是n 多晶硅栅极材料并不适用于p沟道MOSFET，因为其功函数过低以至于Vth对于p沟道MOSFET而言过负，最终p沟道MOSFET的栅电极材料还是使用p 多晶硅材料。但是，为了控制短沟道效应而减小了栅极氧化物的厚度，在高温退火过程中，p 多晶硅中的硼掺杂剂会扩散穿过栅极氧化物到达沟道区，发生硼渗透。为了抑制硼渗透，通常在含氮环境中对SiO2进行高温退火，引入一定数量的氮原子，从而栅极氧化物SiO2就变成了氮氧化硅（SiOxNy），但是Si/SiOxNy的界面特性依然存在很多问题需要解决。

为了降低栅电极的电阻，在多晶硅栅电极的顶部沉积了难熔金属硅化物层。同时为了降低源/漏电阻，开发了一种金属硅化物自对准技术——Salicide工艺，实现在多晶硅和有源区同时形成 Salicide，降低电阻。

为了降低动态功耗，提出了绝缘体上硅（SOI）结构。SOI MOSFET具有低的源漏结电容，在低功耗应用上具有很大潜力。

第五阶段（2005~2012）：新材料 新结构

随着晶体管的特征尺寸向原子级靠近，通过缩小尺寸来获得性能增益变得越来越困难，而一旦栅氧化层的厚度达到1nm尺度，直接隧穿产生的巨大漏电流使得晶体管无法再进行缩放。

为了解决这个问题，引入了高介电常数（high-k）材料来替代SiOxNy栅极绝缘氧化层，同时采用TaN，TiN，W等金属电极替代多晶硅栅极材料，以消除多晶硅栅极氧化物形成的耗尽电容降低MOSFET导通电流的问题。但是，high-k介质和金属栅在高温退火时稳定性较差，进而又发展了Gate-last工艺，即先制备一个替代栅用于形成自对准源漏，之后再填充介质、CMP露出替代栅，腐蚀掉替代栅，最后替换成high-k介质和金属栅。 

当栅极的长度达到20nm时，通过高主体掺杂的形式无法很好抑制短沟道效应了，栅介质的EOT要降到0.4nm左右，即使采用high-k材料其物理厚度也仅为1.6nm，这就催生了现在的多栅极结构的MOSFET以及体栅极Fin-FET，以实现更短沟道长度，提高栅控能力。

图3.1丨FinFET结构示意图

展望：纳米线MOSFET

MOSFET尺寸的最终极限受制于源极和漏极之间直接隧穿的限制，这一限制在小于3nm的沟道或栅极长度处，此时MOSFET将体现出高的漏电流。

值得关注的一个逻辑是，亚阈值漏电流取决于Vth，就抑制亚阈值漏电流而言，Vth应该尽可能高。但是，较高的Vth会降低导通状态下的驱动电流。为了获得低亚阈值漏电流和高驱动电流，则需要保持高的Vsupply以允许更高的Vth消耗，但是，高的Vsupply会增加动态功耗同时增强短沟道效应。为了抑制具有高驱动性的短沟道效应，纳米线FET似乎是一个很好的选择，结合High-k介质材料，实现更好的漏电流控制。未来，高迁移率的新型沟道材料（III-V半导体等）将会被应用并进一步提高性能以及降低功耗。

图3.2丨多栅极场效应晶体管

总结：

图3.3丨MOSFET特征尺寸发展历程

MOSFET是有史以来最基础的核心电子器件，对我们的日常生活产生了前所未有的影响。而随着其中许多器件参数已接近基本的物理和制造极限，因此，MOSFET的小型化也将在接下来的十几年内结束，而CMOS技术也将继续担任主流IC技术推动人类的文明建设。

参考内容：

[1] G. E. Moore, “Cramming more components onto integrated circuits”, Electronics Magazine, vol. 38(8), 1965.

[2] H. Wong and H. Iwai, “On the scaling issues and high-k replacement of ultrathin gate dielectrics for nanoscale MOS transistors”, Microelectron. Engineer. vol. 83, pp. 1867–1904, 2006.

[3] C. T. Sah, “Evolution of the MOS transistor - From conception to VLSI”, Proc. IEEE, vol. 76, No. 10, pp. 1280–1285, 1988.

拓展阅读：

1. Silicon Earth: Introduction to the Microelectronics and Nanotechnology Revolution; 2009, Cambridge University Press.

2. 半导体器件与物理, Donald A. Neamen, 电子工业出版社。

3. GUIDE TO STATE-OF-THE-ART ELECTRON DEVICES, Joachim N. Burghartz, IMS CHIPS.

本文作者：二巨 Urge