 PCIe 5.0基础规范v1.0在2019年年中发布以后，Synopsys发布了世界上第一款支持PCIe 5.0 基础规范v1.0的IP，并展示了在其实验室验证Tx/Rx性能的环境【1】，Intel也在2019年PCI-SIG开发者大会上发表的文章展示了基于10nm工艺的PCIe 5.0 32GT/s SerDes分析与验证的场景【2】，在10月份，Synopsys与Intel联合展示了Synopsys的DesignWare PCIe 5.0 IP与Intel下一代XEON处理器的进行完整的系统互操作实验【3】。 今年虽然遭遇了疫情，但PCI-SIG依然有条不紊的制定PCIe 5.0 CEM 规范和测试规范，PCI-SIG下属工作组包括CEM工作组 和SEG工作组展开了非常多的线上技术讨论，并组织了虚拟的workshop和开发者大会。陆续更新了PCIe 5.0 CEM 0.7/0.9版本规范【4】，在今年10月，更新了PCIe 5.0 PHY Test Spec 0. 5版本【5】。这些版本的发布，意味着PCIe 5.0系统规范和测试规范已经进入到最后完善及步入验证实施的阶段。 图1 PCIE5.0规范进程 另外，按照去年PCI-SIG发布的路线图，基于两年一次规范版本升级、速率翻番的计划，2021年协会将发布基于PAM-4技术的PCIe 6.0规范，目前协会也在开展PCIe 6.0 基础规范的开发，最近协会发布了PCIe 6.0基础规范发布了0.7版本【6】，供协会会员审核与讨论。  图2 PCIE6.0规范箭在弦上 为了推动PCIe 5.0测试规范的完善、芯片与系统厂商的早期验证及验证测试仪器厂商的测试方案，PCI-SIG计划在2021年2月底举行PCIe 5.0 (32GT/s only) 初步的FYI 测试活动，测试内容包括LEQ, TX/PLL, Link Transaction and Configuration测试，也会对PCIe 5.0 CEM测试夹具进行验证。现在协会已经发出邀请接受相关报名。 本文主要的目的是梳理目前PCIe 5.0的关键技术的进展脉络和测试方法思路。因为测试规范还没有定稿，有些内容在协会还处于讨论阶段，未来还会继续优化和改进，请大家关注PCI-SIG后续的会议及其发布的文件规范。作为PCI-SIG董事会成员中唯一测试测量方案供应商，我们也欢迎行业内各位专家与Keysight进一步深入交流与合作。  PCIe 5.0 CEM 规范和测试规范的更新 ＋ 链路损耗总体规划和分配  包括CPU和AIC 芯片封装在内的端到端总链路损耗- 36dB @ 16GHz，对于由两个连接器如通过Riser卡转接的方式需要考虑总体损耗裕量，通常要在链路中加入Re-timer芯片。在最近的规范中明确了插卡AIC总的损耗，不论是发射路径或者接收路径，包括从金手指边缘经过PCB，过孔，隔值电容，芯片封装等，总损耗不能超过-9.5 dB @16GHz。PCIe 5.0金手指插槽采用SMT的插座，损耗不能超过-1.5 dB@16GHz。另外CPU封装典型损耗-8.5dB，AIC芯片封装损耗-4.2dB。理解PCIe 5.0的链路损耗，对于Tx/Rx测试所需要搭建的拓扑结构就会有更清楚的认识。 图3 PCIE5.0 CEM规范定义的链路裕量分配 ＋ Tx测试的指标要求与测试方法 1. PCIe 5.0的CEM中定义了系统主板和AIC卡的Tx眼图指标如下：  图4 PCIE5.0 CEM规范TX端眼图指标 Tx测试是基于上述的系统链路分配的组网环境下完成的，包括测试通道以及对端芯片封装模型，具体测试组网将在下面的第3点详细说明。另外，在做眼图的信号参数计算时，需要经过PCIe 5.0基础规范里定义CDR和接收均衡器 (CTLE DFE) 模型，如下图所示。 图5 PCIE5.0 CDR和均衡模型 目前官方已经发布了初步的PCIe 5.0软件工具Sigtest Phoenix 5.0.10 Beta版本，支持基础规范和CEM规范的大部分校准和测试场景，相信后续还会逐步完善。 2. 对系统主板的测试，PCIe 5.0 32 GT/s不再使用Dual Port 测试方法，也就是说，测试Tx时只需要将测试Data Lane的差分信号接到示波器，不需要同时捕获差分时钟信号。但有一点需要明确的是，在16 GT/s及以下速率依旧采用Dual Port测试方式，对于16 GT/s的测试采用同轴电缆连接的方式，仍然需要4通道同时打开时示波器维持25GHz带宽。下图展示了PCIe 5.0 32GT/s系统主板和AIC的测试组网方法。 图6 PCIE5.0 CEM TX测试示意图 3.自PCIe 4.0开始，CEM夹具里引入了可变ISI板夹具，这个夹具上设计了以接近0.5 dB损耗步进的若干差分走线对，在Tx/Rx测试之前，需要使用网络分析仪VNA标定和选取合适的走线对，构建规范要求的总链路损耗目标。如上图所示Tx测试时级联经过标定的ISI走线对，以及示波器嵌入对端芯片封装损耗。 有一点变化的是，对于PCIe 5.0 Tx测试，协会会也在考虑使用S参数嵌入的方式，取代可变ISI板，将上述的Tx测试组网简化为下面的测试组网图，在示波器内嵌入除了夹具和测试电缆外的链路损耗S参数：
图7 采用软件嵌入S参数方法简化的CEM TX测试组网图 在PCIe 5.0 PHY Test Spec v0.5中，对Tx测试已经按这种嵌入S参数的方式要求，但这种方式与硬件ISI夹具连接的方式对测量结果的一致性如何？PCI-SIG协会计划在我前面提到的明年PCIe 5.0初步workshop中进行验证和比对。需要注意，用S参数取代走线的方法这只适用于Tx测试，Rx测试仍然需要使用实际的可变ISI夹具板。 4. 在PCIe 4.0之前规范采用Dual Port的测试方法，基于系统主板的Common Clock架构，对系统发射端包括参考时钟在内的特性进行评估，但PCIe 5.0取消了Dual Port的测试方法，只测试Tx信号链路特性，这对于提供参考时钟架构下的主板和AIC互操作可能存在一定风险，所以从PCIe 5.0开始，对系统主板的参考时钟有专门的测试要求，我们会在参考时钟章节进行进一步阐述。 ＋ PCIe 5.0 CEM 测试夹具更新  下图是PCIe 5.0 CEM测试夹具的实物图，CEM夹具和Base Spec夹具一样适用了MMPX同轴接头，采用低损耗板材，目前CEM夹具处于小批量状态，在明年初的workshop上，将会和仪器厂商进行相关性的验证。
图8 PCIE5.0 夹具 夹具套件中包含了CBB，CLB和可变ISI板，及若干MMPX短线。需要使用频率范围至少20GHz的VNA，测量在PCIe 5.0 32GT/s的奈奎斯特频率点16GHz下，电缆、夹具PCB、接头、CEM插槽等损耗，选取Tx和Rx测试目标损耗所需要的ISI走线对，总体测量和标定方法与PCIe 4.0类似，如下所示，用Keysight PNA-X系列VNA测量完整通道组网损耗的测试实物图，及标定夹具流程图。
图9 PCIE4.0/5.0完整测试组网链路损耗验证示意和流程图 PCIe 5.0 CEM Tx测试的几个问题 ＋ CEM Tx测试带宽和采样率的要求 在PCIe 5.0 PHY Test Spec中，对于AIC或者系统主板Tx 信号质量一致性测试，要求示波器的带宽设置为33GHz，采样率至少达到128 GSa/s，如果示波器硬件采样率达不到这个要求，允许使用Sin(x)/x内插，但至多允许加入一个内插点，也就是最多是原始采样率的两倍，保证每个UI至少有4个采样点。 关于CEM Tx测试带宽问题的理解，由于在系统级的测试，考虑到CEM端到端的链路损耗达到-36 dB@16GHz，原始信号(下图绿色频域谱线)经过传输测试通道的低通特性后，信号中的高频成分被相当程度的抑制(-36dB @ 16GHz)，由于示波器本身的动态范围的限制，高频成分会淹没在仪器本身的噪声中，对信号均衡和重建来说，低信噪比的高频成分并不会提升信号本身的计算精度，协会要求的33GHz带宽是一个合理的选择。但从另外一个角度来看，提升示波器的ADC分辨率并降低仪器本底噪声是提升测量精度的不二选择。
图10 PCIE5.0 CEM TX测试带宽 还需要注意两点： 1. 上述要求针对的是Tx的信号质量测试的示波器带宽选择，对于Tx Link EQ与上述的要求一致，同样是33GHz带宽，128GSa/s采样率。但有一点需要注意，Tx Link EQ的测试组网中，BERT误码仪输出的差分信号，以及DUT环回的差分信号，分别通过同轴分路连接的方式连接到示波器的4路通道，进行激励响应测试，也就是说示波器在4通道同时工作时要满足33GHz带宽要求。 2. PCIe 5.0测试在做Rx校准时，示波器带宽至少需要50GHz。
图11 PCIE5.0 TX LinkEQ测试组网示意图 另外补充一点：PHY Test Spec定义的是对系统级别的测试要求，对于PCIe 5.0的芯片测试，要遵循PCIe 5.0 Base Spec，要求的示波器带宽50 GHz。 ＋ 测量精度的影响因素 前面讲到，由于信号经过链路衰减，以及示波器本身的动态范围的影响，在Tx测试时规范要求了折衷的33GHz。在这种测量链路环境下，测试仪器本身和测试方法对测量结果的影响是不可忽略的，下面我们来分析一下，哪些因素会影响到信号的测量精度。示波器内的信号采集链如下图所示： 图12 示波器前端信号采集链路 信号进入示波器后，经过模拟前端包括衰减器、放大器、采样器，再进入到ADC，示波器中所使用的半导体工艺、封装设计、互连设计，ADC的垂直有效位数等的差异，会导致信噪比会存在差距。所以，降低仪器底噪、提升ADC的位数会为提升测量精度带来非常大的帮助，在足够采样率的条件下，这些性能超过了采用更高采样率对测量结果的影响。 另外从测量方法上来说，垂直刻度的设定会影响到测量的信噪比，测量时有一点比较重要的是，要优化垂直刻度，让信号尽量充满垂直满量程，这样会达到最佳的测量信噪比。在Keysight提交给协会的测试数据也验证了这样的观点，从下表中可以看到，在相同的测试条件下：使用M8040A误码仪，加入一定的压力，经过PCIe 5.0 Base夹具构建的36dB的损耗，设置相同的Preset P9，使用相同的接收CTLE DC Gain 10dB，示波器都优化调整了垂直刻度。 基于InP HB2C工艺MMIC前端、多芯片三维封装互连和10bit ADC UXR系列示波器在PCIe 5.0的基于1e-12条件下的眼高、眼宽、TJ等结果有明显更高的裕量。 表1 不同采样率测试结果对比 以33GHz带宽的UXR示波器为例，在相同垂直满量程的条件下，UXR的底噪指标是同行33GHz带宽示波器的一半水平。 图13 不同型号示波器底噪对比 ＋ PCIe 5.0 参考时钟抖动测试 如前文所述，PCIe 5.0取消了系统主板Dual Port测试模式，但专门定义了参考时钟的测试内容。 PCIe 4.0及之前的规范，参考时钟的抖动要求只在基础规范里有所体现，我们先来回顾一下在基础规范中对参考时钟抖动的要求，基于共同时钟架构中Tx/Rx PLL及CDR的传递函数组合下，32 GT/s的参考时钟抖动小于或等于150 fs RMS，考虑到系统互连引入的噪声，这个指标放宽到250 fs RMS，但测试组网不同以往，32GT/s的参考时钟需要通过50ohm端接的方式直接测量，也取消了之前定义的参考通道，这样做主要是为了提升信噪比提高测量精度。 图14 Base Spec PCIe 5.0 REF CLK测试说明 在系统级的PCIe 5.0 PHY Test Spec v0.5版本已经列入了参考时钟抖动的测试内容，将CLB边缘SMP接口的时钟信号直接通过同轴电缆接入示波器，示波器带宽至少5GHz，这部分内容大家可以关注后续更新，目前抖动参数的范围和抖动测试工具还处于TBD的状态。 越来越高的参考时钟抖动要求对测量工具的触发抖动和本底抖动即通道间的固有抖动（差分测量需考虑通道间固有抖动）等指标都提出了越来越高的要求和挑战。 10月底，Intel提交了参考时钟初步建议，其中Rj的数值建议为200 fs，从测试的角度来看，由于规范要求的指标范围非常苛刻，虽然测试算法中会加入多组传递函数滤波器，但仪器自身的固有抖动如果太大，可能还是会对测量结果的裕度造成影响。在最近一次的PCI-SIG SEG工作组的会议中讨论了相关的内容，后续会有进一步更新，包括Clock Jitter Tool，大家可以关注规范后续的进展。
图15 REF CLK测试示意图 另外， Intel已经向其OEM/ODM发布了Intel Clock Jitter Analysis Tool可以进行PCIe 5.0参考时钟抖动测试，其中有一些很有特色的功能比如示波器底噪去嵌，Midbus探测，自动带宽限制等功能。Keysight示波器内的D9050PCIC一致性测试工具也包含了PCIe参考时钟抖动分析工具，Keysight示波器内的相噪分析选件D9020JITA使用了相噪分析仪E5052B的经典互相关算法，基于UXR系列示波器可以进行精确的参考时钟相噪测量。 PCIe 5.0 Rx测试 首先我们先来看一下5.0的校准：校准分为两个测试点，如下图所示，分别是在TP3点也就是BERT输出经过电缆连接到示波器，分别校准信号幅度800mV/720mV，TxEQ，Rj，Sj，第二个部分是从TP3继续延伸经过可变ISI板及CBB和CLB后的TP2点，示波器内嵌入芯片封装S参数，以及经过参考CDR和均衡器后TP2P的压力眼图校准，TP2P校准的目标值分别为EH 15 /-1.5mV, EW 9.375 /-0.5ps。 图16 PCIE5.0 RX测试校准点示意图 需要注意的是32 GT/s的Rx校准要求示波器带宽设置为50 GHz，采样率大于或等于128 GSa/s，并且由于TP3点的校准电压为差分800mV，50 GHz带宽示波器通道的输入电压要满足这个幅度测量量程，如果加入外部衰减器，因为TP2P点校准要经过最大loss达到37dB的损耗，在加入外部衰减器的情况下，信噪比再度恶化会造成校准精度的恶化。 完整的通道选取校准要从最大的包括封装损耗的-37dB开始(PCIe4.0 PHY Test Spec v1.01标准也要求从最大-30dB开始)，搜寻Preset和CTLE组合，找到最大的EH*EW 眼面积，然后扫描Sj和DMI，以及可以调整Vswing，计算EH和EW是否落在EH 15 /-1.5mV, EW 9.375 /-0.5ps范围，如果不满足，就步进减小ISI pair，重复上述过程，注意每一步都要扫描Preset和CTLE组合，直到找到这个ISI pair，最小可用的ISI 损耗是-34dB。下图是系统主板和AIC的完整通道校准组网。如果不能完全遵守规范的要求，可能导致加压SJ/DMSI等达不到规范的要求，就无法真实反映DUT的Rx性能。
图17 PCIE5.0 RX测试校准组网图 下图是系统主板Rx LEQ测试组网图
图18 SYS Board RX LEQ测试组网图 Rx LEQ测试是评价被测件Rx对压力信号的容忍性能，反映的是Rx端对抖动跟踪能力和对恶化信号的均衡能力，以误码率来评价。 测试要尽量避免在环回路径引入误码，由于服务器主板32 GT/s环回信号损耗较大，在环回测试时，信号经过CLB直接接入BERT ED，不加额外ISI板，可以训练DUT目标TxEQ值，使环回信号Tx质量调优，SEG工作组也有讨论允许在信号环回接到BERT的路径上加入外部repeater，PCIe 5.0 Rx测试的BERT M8040A的ED自带内部均衡器，也可以级联外部均衡器M8047A，避免由于环回信号衰减引入的额外误码。下面的实验场景模拟了在环回路径损耗包括电缆损耗超过30dB的环回通道下，M8040A误码仪接收测试做到0误码。 图19 M8040A RX LEQ环回验证实测图 ＋ 小结 最后做一个总结，下图是Keysight 针对PCIe 5.0/6.0的完整测试方案，Keysight可以完整提供从建模、仿真、互连参数表征、Tx、PLL和Rx测试解决方案。 明年即将发布的PCIe 6.0标准将采用PAM-4技术，现有的方案硬件已经就绪，PAM-4信号天然的信噪比要比NRZ信号恶化9.6dB，它对噪声更加敏感，对测量仪器来说，如前所述基于10bit ADC的和拥有业内最低底噪水平的UXR示波器能更好的应对这种挑战；M8040A误码仪的码型发生器PG和误码检测器ED硬件支持NRZ和PAM-4，支持PCIe 5.0的链路协商，无需更换硬件或多种硬件模块冗余。 图20 Keysight PCIE5.0/6.0全面的仿真和物理层测试方案 小贴士 01 PCIE5.0发送端测试到底需要多少带宽？
02 PCIE5.0链路测试推荐用什么型号的网络分析仪？ 针对链路测试，规范定义总损耗要求在36dB@16GHz。 因此针对系统级研发和测试要求，充分考虑性价比的情况下，一般E5080B即可满足要求，产品信息和指标可以参考： https://www./zh-CN/pdx-2990281-pn-E5080B/ena-vector-network-analyzer?nid=-32496.1267192&cc=CN&lc=chi 相关具体配置可以联系是德科技相关窗口。 针对芯片级研发，考虑到更高性能要求，PNA系列是更佳选择。 03 PCIE5.0 RX测试推荐什么型号的误码仪？ 考虑到PCIE5.0及6.0以及向下兼容PCIE3.0/4.0 RX测试，当前推荐M8040A误码仪系统。M8040A误码仪系统当前不仅在业界的上游IP和顶层芯片玩家的PCIE5.0/6.0早期研发项目上得到广泛应用，在广大系统级客户也已经在PCIE4.0/3.0系统上得到广泛应用。M8040A误码仪系统甚至还能向下兼容支持PCIE2.0/1.1测试，并支持U.2/M.2接口测试。 ＋ PCIE5.0网络研讨会视频
参考文献： 【1】https://www./designware-ip/videos/pci-express.html?playlistVideoId=5997531321001 【2】https://members./wg/PCI-SIG/document/13106 【3】https://www./news/48818/synopsys-pci-express-5-0-ip-interoperability-intel-s-xeon-scalable-processor.html 【4】https://members./wg/PCI-SIG-WG_Members/document/14570 【5】https://members./wg/PCI-SIG-WG_Members/document/14966 【6】https://members./wg/PCI-SIG/document/folder/506 |
|
|
来自： 暖暖81tl56m9sz > 《工作》
