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秋风送爽，红叶漫山，北京迎来了一年中最好的季节。 上周，是德科技市场部和北京开放实验室成功举办了PCIe4.0的产业互动开放日活动。  在这次一整天的开放日活动中，来自是德科技市场部、EESof仿真部门、高速电路测试的技术专家和国内顶尖互联网公司、CPU芯片、AI芯片、服务器、通信设备的工程师们齐聚一堂，对PCIe4.0未来的演进、链路预算的分配、测试方法的变化、测试技术的挑战等进行了热烈的讨论。  下面是上周活动的精彩问答集锦。 Q：PCIe4.0的规范进展情况怎么样？ A：PCIe的规范由PCI-SIG组织制定，单Lane的数据速率提升到16Gbps，其相关规范主要由针对芯片电气特性和协议的Base规范、针对板卡电气和结构设计的CEM规范，以及针对测试验证的测试规范。PCI-SIG已经与2017年发布了Base规范，并在2019年陆续发布了CEM规范和一系列测试规范，PCI-SIG的会员单位都可以直接下载。同时，刚刚在台北举办的Workshop上也有很多PCIe4.0的设备参加了测试。 Q：从PCIe3.0切换到4.0有什么必要吗？ A：目前，AI和高性能计算都对芯片互联、SSD存储和网络传输都对接口带宽提出了更高的要求，PCIe3.0的性能已经不足以支撑这些应用。比如对于智能网卡来说，x16的PCIe3.0理论带宽为128Gbps，只能支持单100G以太网口；而如果采用x16的PCIe4.0接口，就可以支持单200G或双100G以太网口。 Q：目前PCIe5.0的Base规范都已经发布了，PCIe6.0的规范听说也开始讨论了。PCIe4.0这一代会不会被跳过去？ A：目前情况确实如此，从PCIe3.0规范于2010年发布，到2017年才发布了PCIe4.0规范，真正成熟应用可能要到明年了。目前AI个高性能计算的发展确实需要更高速的总线，这也是PCIe5.0和6.0的发展提速的原因。可以预见的是，PCIe4.0的生命周期很可能没有PCIe3.0那么长，但是受限于CPU接口技术的发展，两年之内PCIe5.0技术还很难大规模普及，所以还需要PCIe4.0来过渡几年。  Q：PCIe4.0的链路预算是怎么分配的？ A：按照PCIe4.0的规范，其Die-to-Die的整个链路预算是-28dB@8GHz左右。其中主板链路预算约为-20dB，包含约-5dB的Root-Complex芯片封装损耗，约-1dB的接插件损耗，以及相应的主板走线链路损耗；Add-in-Card的链路预算约为-8dB，包含约-3dB的End-Point芯片封装损耗，以及相应的插卡链路损耗。 Q：这么大的链路损耗如何实现16Gbps的信号高速传输的？ A：为了克服链路损耗，PCIe4.0的发端采用了和PCIe3.0类似的11种Preset做信号的预加重，同时在接收端采用CTLE+2阶DFE（PCIe3.0只有1阶）的方式做信号的链路补偿，同时由于链路的裕量可能非常小，所以需要在上电阶段收发端做动态的链路协商以把发端的预加重和接收端的均衡系数优化到最佳的值。 Q：PCIe4.0测试对于示波器有什么要求？ A：由于速率从8Gbps提升到16Gbps，其测试需要的示波器带宽需要达到25GHz。对于插卡的一致性测试，需要占用2个示波器通道连接差分线的正负端进行测试；对于主板的一致性测试，还需要2个通道引入参考时钟，以抵消一部分由于参考时钟带来的抖动。所以说，对于插卡测试需要2通道25GHz示波器，对于主板测试需要4通道25GHz示波器。 Q：在主板的PCIe4.0 TX测试中，有人说2通道25GHz带宽也可以满足要求，这是为什么？ A：正确的方法我们前面已说过了，主板测试需要4通道25GHz示波器，采用Dual Port的方式用SMA线连接进行测试，这点在PCI-SIG的测试规范里已经有明确说明。早期PCI-SIG提供的Sigtest软件还不成熟，所以临时采用了只对数据线进行测试的折衷方法，目前软件已经基本完善，可以支持数据和时钟的同时测试。  Q：除了示波器带宽和通道以外，PCIe4.0测试还有哪些变化？ A：主要体现在ISI板的引入以及动态的链路协商。在PCIe4.0中，无论对于插卡还是主板的测试，规范要求的都是要测试信号经过全链路传输和均衡后的眼高、眼宽参数，除了封装的损耗和均衡的影响可以通过示波器里的测试软件模拟以外，对端链路部分的影响需要通过PCI-SIG提供的ISI板来进行实际硬件模拟。另外就是，在RX端的测试中，测试用的误码仪必须具备动态的链路协商功能，即可以和被测设备动态协商调整预加重及均衡器设置，否则可能误码率会很高无法完成正常测试。 Q：测试过程中要不要打开SSC（扩频时钟）？ A：如果被测件是支持SSC的（对于商用的主板或插卡来说一般都是支持的），不管是TX测试还是RX测试，测试中都应该可以支持打开SSC时进行测试，否则无法完全覆盖被测件的各种真实工作状态。当然也特别需要接收端测试设备——误码仪具有SSC支持能力。 Q：RX测试中为什么要进行链路协商？ A：如前所述，链路协商是保证PCIe4.0信号能在高损耗链路情况下可靠工作的必要条件。早期低速的标准中，链路裕量比较大，根据链路长度做些固定的参数配置就可以正常工作。但在PCIe4.0的速率和链路损耗下，如果不能进行正确的协商，在-28dB的高损耗链路下根本无法保证1E-12以下的链路误码率，这也是RX测试的目的。RX测试更准确的说法是LinkEQ的测试。 Q：ISI板从哪里购买？ A：这个可以和PCIe4.0的CEM测试夹具一起从PCI-SIG购买，目前还只针对会员单位销售。 Q：ISI板上为什么会有那么多trace线？ A：ISI板上的trace线大概有几十对，每相邻线对间的插损大约差0.5dB左右。由于测试中用户使用的电缆、连接器的插损都可能会不一致，通过配合合适的ISI线对，可以使得整个测试链路上的插损保持一致。  Q：实际测试中应该用ISI板上的哪对trace线呢？ A：这在PCIe4.0测试中比较关键的。在PCIe4.0的TX端和RX端的测试中，都需要用到ISI板，目的是使得ISI板上的trace线加上测试电缆、测试夹具、转接头等模拟出来的整个测试链路的插损满足要求，最好的方法是使用矢量网络分析仪（VNA）进行链路标定。特别是在RX测试的校准过程中，如果选择的链路不合适，可能需要非常长的时间进行Stress Eye的计算和链路调整，而如果事先用VNA标定和选择和链路，校准过程会快很多，测试结果也会更加准确。 Q：测试中有没有考虑串扰的影响？ A：是有部分考虑的。在TX的测试中，所有没有被测试的链路最好都用电阻端接，这样未被测试的链路上也会有信号跳变，提供了串扰的来源；在RX的测试中，出于成本的考虑，协会没有要求在其它未测试链路上也发送信号（需要多通道的误码仪），但是在产生压力信号的过程中，添加的有共模干扰和差模干扰的成分，这在一定程度上模拟了串扰成分的影响。 Q：测试如果失败了我怎么知道是什么原因造成的？ A：一致性测试通常只提供对特定项目的pass或fail结果，如果要分析原因，通常还需要进行更多的调试和测试。比如TX测试失败了，可以用示波器里的抖动、噪声、串扰等工具分析信号劣化原因，定位到是随机噪声、外界周期性干扰或链路损耗造成的原因；而如果RX测试失败了，可以关掉添加到信号里的干扰成分看对误码率的影响，比如对噪声干扰敏感可能是接收机灵敏度问题，对正弦抖动敏感可能是CDR设计问题，对链路长度敏感可能和均衡器设计或算法有关等，也可以通过进行EQ矩阵或抖动扫描得到被测件的更多信息。 Q：对于PCIe5.0或6.0有什么规划？ A：Keysight是PCI-SIG为数不多的董事会成员之一，所以对于标准和测试方案保持了很高的敏感度和及时的跟进。目前Keysight已经可以提供针对PCIe5.0的基于Base标准的测试方案，而CEM测试方案还有待PCI-SIG相关标准的发布和更新。对于PCIe6.0来说，会采用64Gbps的PAM4信号调制，目前Keysight公司已经可以提供支持110GHz带宽的UXR示波器和支持112Gbps的PAM4信号的M8040误码仪，可以满足PCIe6.0的速率及带宽要求，更详细的测试方案还有待标准的进一步更新。  此外在10/28-11/2， 是德科技还参加了由PCI-Sig组织在台北举办的#111 Workshop。是德科技获邀作为PCIE4.0 TX/TX PLL，PCIE4.0 RX/Link EQ 等项目的 Gold Test Suite厂商参加。在本次测试会中，Keysight作为业界唯一提供全部测试解决方案厂家，圆满完成了所有测试项目。  看到全国各地PCI Express标准相关活动举行得如火如荼，深圳以及华南的同学们是不是觉得很羡慕呢？ |
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