Candence中Netlist Error：无法创建引脚，已完美解决！！

(2010-12-29 11:56:58)

在使用capture 画好原理图后 生成网络表的时候出现错误：

ERROR(SPCODD-409): Reference Designator: U65. Error at line 303 in file e:\桌面文件\dsp图像处理资料\dsp_pcb图\dsp_fpga_pcb图\cadence图\allegro/pstxnet.dat.Could not create new pin inst: MGTTXN0_116 .
       Schematic Instance: @dsp_fpga_pcb.schematic(sch_1):ins38070673@.\xc6vlx130t-18.normal\(chips) (MODULE: DSP_FPGA_PCB; PART: XC6VLX130T). Check the symbol for consistency of pin definition.

ERROR(SPCODD-383): Error at line 303 in file e:\桌面文件\dsp图像处理资料\dsp_pcb图\dsp_fpga_pcb图\cadence图\allegro/pstxnet.dat. Error loading the net list file

Error  [ALG0036] Unable to read logical netlist data.

Exiting... "F:\Cadence_16.0\tools\capture\pstswp.exe" -pst -d "e:\桌面文件\dsp图像处理资料\dsp_pcb图\dsp_fpga_pcb图\cadence图\dsp_fpga_pcb.dsn" -n "e:\桌面文件\dsp图像处理资料\dsp_pcb图\dsp_fpga_pcb图\cadence图\allegro" -c "F:\Cadence_16.0\tools\capture\allegro.cfg" -v 3 -j "PCB Footprint"

*** Done ***

这三个错误实际上全是由于无法创建引脚导致的，见上文红色字体部分。

google了一下Error  [ALG0036] Unable to read logical netlist data. 发现一个同仁的类似遭遇。他在博客里说：

倒腾了好长时间终于锁定是一个芯片封装symbol里面有“/”，“_”，pin名为“NC/R_FB”，但是我原来做的时候有“/”,后来我去掉“_”,pin 名为“NC/R/F”，可以了，但是后来我又改回去了，即pin名为“NC/R_FB”，又没有上述错误了，可生成网络表，真是晕倒！

我也这样试了一下，果然奏效！！但是我始终无法相信如此专业的软件竟会有这种bug，居然还区别对“_”和“/”！！！个人感觉不是“/”和“_”的原因，而可能是引脚命名使用了不规则符号。

以下是重点：

我又返回元件库仔细排查引脚信息，终于发现真正的错误所在——Pin Name居然是以空格结尾！！！

回头想想，这个元件是Xilinx公司的Virtex-6系列FPGA：XC6VLX130T，共1156个引脚。当初制作元件库时，用的是Xilinx公司官网提供的该芯片ASCII格式的Pinout文件。（具体操作过程详见：http://hi.baidu.com/%D2%BB%B7%C9%CC%EC%D3%F1%C1%FA%D2%BB/blog/item/7447530a91556dbe2fddd445.html）

ASCII文件为了清楚且美观，在各个引脚信息之间添加了空格，将ASCII文件导入Excel表时，这些空格也随之进入，残留在Pin Name的结尾，一般谁会注意啊！！！但是这就是祸端！！！

其实，在创建元件时，我就注意到元件右侧的Pin Name似乎距离元件体右侧边缘有些远（相比于左侧的Pin Name与元件体左侧边缘的距离）。但我始终以为是错觉，没加以注意，现在才知道这也是Pin Name结尾有空格惹的祸！！！

吃一堑长一智吧，哈哈O(∩_∩)O