Physical Verification 介绍——ANT

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这是集成电路物理设计的第六个系列【Physical Verification】的第五篇文章，本篇文章主要介绍ANT相关内容：

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什么是Antenna Effect?

• PAE = Process Antenna Effect (also called Plasma Induced Gate Oxide Damage) （工艺天线效应）

• 在芯片生产制造过程中，金属线和多晶硅会收集制造过程中的电荷（这个过程像天线一样收集电荷），导致电位升高，积累电荷的多少和暴露在等离子体束下的金属线的面积有关系，面积越大，积累的电荷越多，电压就越高，高电压有可能将与该金属线连接的MOS的栅极击穿，造成MOS的不可逆的损伤，导致芯片在制造过程中失效。

• 天线效应发生在芯片plasma刻蚀金属过程中，会造成晶体管栅氧化层不可逆的损伤，需要避免天线效应的发生。

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如何避免Antenna Issue?

• 避免天线效应的发生：减少连接MOS栅极同一层金属的面积，降低电荷量的积累。

• 将积累的电荷量及时泄放，或者增加MOS栅极保护器件。

  

• Layer Hopping: 将某一层长线通过跳层的方式打断，降低电荷积累的面积，这会需要对应的绕线资源。

• Insert Buffer: 通过降低长线的长度降低电荷积累的面积。
  

• Antenna Diode: 提供一个积累电荷的泄放路径，可以将积累的电荷及时泄放，同时还具有电压钳位的作用。Antenna Diode放置在MOS的gate端附近。
  

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Antenna Rule

• Foundary提供Antenna相关的rules，在layout的设计中必须遵守。

• Antenna Ratio: 连接gate的金属的面积 / 该金属线连接的所有的MOS的gate的面积。

• Antenna Ratio (Antenna Area / Gate Area) < Maximum Antenna Ratio。

  
  

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Calibre ANT Flow

calibre -drc -hier 64 -tuobo 16 -nowait ../scr/ant_setup.tcl | tee ../log/design.ant.log####ant_setup.tclLAYOUT PATH '../dataout/gds/design.mergecell.gds.gz'LAYOUT PRIMARY designLAYOUT SYSTEM GDSIIDRC RESULTS DATABASE '../dbs/design.ant.db' ASCIIDRC REPORT MAXIMUM 1000 //1000 or ALLDRC MAXIMUM VERTEX ALLDRC CCELL NAME YES CELL SPACE XFORMDRC SUMMARY REPORT '../rpts/design.ant.summary' REPLACE HIERDRC ICSTATION YESINCLUDE '../rules/calibre.ant.drc'

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参考文献

https://www.youtube.com/channel/UCVWaC1gXZfHNqwdl6jovsjQCalibre User Guide