最近Intel在宣传即将用到自家CPU上的新型技术：PowerVia。这种技术的本质就是晶背供电Backside Power Delivery。它能给CPU带来什么呢？
其实我们对PowerVia技术的解读，已经不是第一次了——前不久谈2nm工艺的文章才刚刚提过。这项技术之所以重要，从Intel的角度来看，在于它是Intel的半导体制造工艺于2025年“重回王座”的关键，而且是很关键。 最近Intel对PowerVia工艺做了更细节的内容分析，而且在VLSI研讨会上，还准备发布PowerVia技术的paper。Intel在市场宣传上，将PowerVia的重要性，抬到了与2003年90nm工艺应变硅，2007年45nm节点的high-k金属栅（metal gate），以及2012年22nm节点的FinFET结构器件这三者相同重要的位置。 对半导体制造工艺熟悉的同学应该不会不知道上述三者对于Intel乃至行业的重要性，那么自然不会小觑PowerVia。另一个关键是，PowerVia晶背供电技术，预计会在明年的Arrow Lake上应用——也就是传说中的15代酷睿处理器，虽然究竟是14代refresh还是15代，可能还不一定。 
而以PowerVia为代表的这一类Backside Power Delivery晶背供电技术，台积电和三星也在搞。但如2nm工艺展望的文章里提到的，这两家要上同类技术的时间比Intel明显更晚。起码台积电已经确认，最早的N2工艺不会应用晶背供电——这项技术的采用起码要等到2026年的N2P，显然在时间线上就输了。 而这次Intel还专门公开了基于PowerVia技术的测试芯片（名为Blue Sky Creek，复杂度还不低的一颗芯片）的一些数据，就是急于向市场传达：东西我们已经做出来了，而且成熟度也很不错，大规模量产指日可待。这就给市场、客户和投资者树立了Intel在半导体制造工艺上的信心，则2025年“重回王座”的flag看着就很有希望了。 这样也就不难理解，PowerVia现阶段对Intel的意义可能还不只是配合Intel 20A工艺，以及尽早用在Arrow Lake处理器上这么简单了。这篇文章，我们就来谈谈Intel的PowerVia技术，也算是Backside Power Delivery晶背供电网络的科普。
把一些东西移到晶圆背面其实读过我们之前谈晶背技术文章的同学应该会知道，Backside Power Delivery顾名思义是把某些供电轨移到了“背面”。与Backside Power Delivery相对的自然就是Frontside Power Delivery。 对逻辑芯片制造有了解的同学应该知道，一般芯片制造的过程，肯定是先搞定最底下那些很小的晶体管和器件——最下层一般都是最为精细的，我们所说某一代工艺节点最小的物理间距尺寸就在这里；随后就开始往上“垒”，尤其晶体管上方是需要金属线互联、供电的。
Intel 10nm工艺金属层间距，来源：Wikichip Fuse 不过这些金属层也不止一层那么简单，微观层面它们要连接大量晶体管和器件，宏观上则涵盖了处理器不同的组成部分；另外电源布线自然也是其中的组成部分。当代的高性能处理器一般都会有10-20层的金属层。关注过我们此前解读Intel 10nm/Intel 7和Intel 4工艺文章的同学应该也很清楚，不同金属层M0, M1, M2...最小间距都有不同；除了M0, M1之外，越往上层，间距越大。
Intel 4工艺设计规则 比如Intel说，Intel 4工艺节点要堆16层金属层，不同层的pitch间距从30nm到280nm不等。而再往上还有两个“巨大层”（上图中的GM0/GM1），间距至少也是1000nm+，用于电源布线，及布局外部连接。 这样一颗芯片是从最底下的晶体管，到最上层金属层。这就是典型的Frontside Power Delivery，供电与信号互联线路都在同一侧。这种方案有好有坏，好处后面谈。 其显著坏处就在于金属层更多，互联和供电都要走很远才能抵达晶体管，而且供电和信号两者间会有干扰，系统复杂性更高——设计和工艺技术要考虑的问题更多，也就影响到了面积利用。另外对于供电来说，更远的路径带来IR压降。以前这方面的问题还不大，但随着工艺节点迈进，器件间距越来越小，问题在整个系统中的占比增大，自然成为一个要被消除的关键点。
所以三星、台积电、Intel都将Backside Power Delivery加入到了半导体尖端制造工艺的技术体系里，也就是将供电连接的部分移到wafer/die的另一面，分离了供电和I/O。Intel的PowerVia就是这一思路的具体实施方案。 简单来说就是先把逻辑层、信号互联搞定，然后把wafer翻过来，在其上构建电源供电网络。当然其中肯定还涉及到另一面的打磨——起码要让供电能更近地接触到另一面的晶体管，在上面建起供电网络，也涵盖了CMP（Chemical Mechanical Polishing）清洁、光刻、蚀刻等等步骤。
用PowerVia技术先造一颗芯片有关PowerVia的部分技术细节，我们放到后文去谈。首先还是来说说这个所谓的“晶背供电”究竟能给芯片、处理器带来多大的价值。先说说理论上的一些好处。首先是因为晶背供电的采用，M0金属层的间距可以做得宽松些。Intel的数据是，原本Intel 4工艺的M0金属层间距为30nm，而在加上PowerVia以后，可以将间距放宽到36nm。换句话说，几乎是技术难度最高的这部分，其制造难度和成本都能有所放松。 然后就是前文提到的，供电路径长度变短了，自然降低了IR压降效应的影响；在信号I/O另一侧，则显著降低了电源干扰的影响，提升了性能，有更大的余量去做设计优化。不过除了增加工序、存在技术难度之外，晶背供电也存在另外一些副作用——这个后面再说。 这次Intel是真正做了一颗Intel 4 + PowerVia的芯片，并将之与没有采用PowerVia、基于Intel 4工艺的芯片做对比的。首先还是要明确，PowerVia实际上是为Intel 20A及后续工艺节点做准备的，所以很快要到来的Meteor Lake（传说中的14代酷睿）并不会用上PowerVia。
而Intel之所以选择在Intel 4工艺上做实验，是基于此前我们谈到的Intel当前制造工艺步进的“Tick-Tock”方案，其中有一点是工艺的“模块化”。Intel为了降低复杂工艺技术迭代的风险，避免重蹈此前10nm时期的覆辙，对工艺技术的不同组成部分做了“解耦”。 比如说Intel 20A工艺，按照预期，这代工艺要采用RibbonFET结构的晶体管（即GAAFET），同时又要上PowerVia。这两个方向都有巨大的技术难度，所以将RibbonFET和PowerVia这两者解耦，PowerVia在更早的节点上就做研发和制造的尝试，则PowerVia更多的是脱离于RibbonFET去做技术演进的。也就降低了节点迈进的风险。 这次Intel用Intel 4 + PowerVia造的这颗测试芯片名为Blue Sky Creek。这颗芯片之上有两片die，每片die上都有Crestmont核心——也就是Meteor Lake处理器的E-core部分。毕竟Meteor Lake本身就用Intel 4工艺造，“就近”测试PowerVia也合理。而且E-core是Intel异构CPU核心中，占地面积比较小的核心，测试芯片4个核心，die size为33.2mm²（4mm x 8.3mm），也就不必搞得太过复杂。核心跑在1.1V 3.3GHz。
上面这张图是不用PowerVia，和用了PowerVia之后的单元尺寸，及包括CPP、FP、M0 pitch等在内的物理尺寸差异。关注Intel 4工艺的同学应当普遍都知道，Intel 4节点只做了HP高性能单元库（而没有做高密度等其他单元库，毕竟Meteor Lake是chiplet式的设计，部分die会让台积电负责制造）。所以上图就是HP单元库。 加了PowerVia之后的单元，一方面是M0金属层间距变大了，fin pitch和contacted poly pitch都没变。另一个比较大的变化是，单元fin的数量从3个减到2个，所以整个单元的尺寸就变小了，缩减幅度达到了12.5%。换句话说，这算得上是个scaling booster方案了，即晶体管间距变大的情况下，整体密度还增加了。 另外，没有用PowerVia的芯片，一侧是15层金属层+RDL层；而用了PowerVia之后，一侧信号I/O变为14层，另一侧是4层+RDL层。两侧加起来，层数是增多了的。但其中4层在另一侧，也就是所谓的“背面”（backside），本身在复杂性上就不需要那么瞻前顾后了。加上M0间距还变大了，换取多出来的几层金属层也是值得的。
虽然Intel没有给具体的密度数字，不过上面这张图展示了所谓的“cell utilization”单元占地面积利用率，在某一点能够到95%。
从更直观的电性能角度来看，前文提到了PowerVia能减少IR压降。Intel的数据如上图所示，测试芯片测得的IR压降能低30%。如此一来能效就提高了，因为在这个过程里能量损失变小了。相对的Crestmont核心最高频率能提升6%——这就是实打实的CPU性能红利了。 另外据说测试发现，测试芯片上几颗Crestmont核心的压降数字情况不同，而Frontside Power Delivery的常规Intel 4工艺就没有这种情况。或许这对DIY发烧友、超频爱好者而言又是个好事，因为这表明未来基于PowerVia制造的芯片，某些核心会有更好的“体质”。
很多人真正关心的数据是，PowerVia的良率情况怎么样了，毕竟隔壁两家的晶背供电技术都还没影。Intel给的数字是这次实验性质的Intel 4 + PowerVia，比传统Intel 4差“2个季度（2 quarters）”。这个值具体说的应该是不良率（defect density）。 虽然我们对“2个季度”没啥概念，但听Intel的意思是基本上和非PowerVia版的Intel 4差不多。可靠性和晶体管电特性也达到了量产的预期。至少在测试芯片上没有发现供电相关的可靠性问题。
晶背供电的固有问题，和Intel的解决方案接下来该谈谈Backside Power Delivery产生的一些固有问题了。最大的问题当然是制造工序增加、难度增大——这是先期显而易见的、可预期的，也就是如何达成量产；其次是可靠性问题——就Intel的数据来看，这两个问题解决得还不错。 真正的问题在于散热和debug问题怎么解决。对于传统方案，也就是Frontside Power Delivery而言，从底层晶体管开始构建，然后MOL再加上面一堆金属层——die自底层往上层搞完以后，像Intel的CPU封装要用倒装方案（flip chip），也就是封装的时候die要翻个面，倒扣到封装基板上。此时，晶体管在上，金属层在下。 晶体管在上，对于散热和debug都有好处。因为晶体管在上，这一面也就与封装的散热介质离得更近，主要热源就能被及时降温；而对debug来说，一般的debug工具显然也更容易访问晶体管。 那么当PowerVia技术在wafer/die的另一侧装上了供电线路，显然就将晶体管层夹在了中间。这对散热和debug都是不利的。其实Intel没有针对这两个问题，谈太多他们是怎么解决的，或者采用了哪些缓解方案。但他们给了热与debug的测试数据。
给定不同功耗，对应温度曲线，不用PowerVia和用了PowerVia方案是差不多的。而且据Intel所说测试是特意做了热负载加强的，以期在更高热密度时，温度也不会爆表。Intel说他们找到了在晶背供电结构下的散热缓解策略，达成与传统普通单面供电相似的水平。
Debug的问题，Intel说开发了一套新的debug技术，来解决新结构的问题。Intel表示在造这颗测试芯片的时候，特意埋了一些错误在其中，不让验证团队知道。而验证团队最终基于新的方案，找到了所有的bug。“我们在过去这些年，就发展debug能力方面取得了巨大的进展，并且在Blue Sky Creek之上得到了证明。” 最后来看两个Intel特别提到的，独属于PowerVia的技术点。其一是前文提到，在实施PowerVia方案的时候，要对wafer背面进行“打磨”，令其薄到将近可以接触晶体管的程度。这么做是会让wafer的刚性大打折扣的。所以在正面都搞完之后，Intel在wafer正面键合了一片载体晶圆（carrier wafer），来承载背面的制造过程。 到制造完成之后，这片carrier wafer也仍旧作为芯片的一部分存在了，当然在真正收工之前，这片后装的wafer也是需要打磨到对应薄度的。从直觉来看，这么做似乎又将加重散热问题，毕竟这是又多留了一层没什么价值的东西在芯片上。
另外一个技术点是Nano TSV，即用TSV来实现供电布线。如上图所示，最右侧的是Intel的PowerVia方案，另一侧的电源轨直接接Nano TSV（纳米级别的TSV硅过孔）；相比于业界的Buried Power Rail方案，供电明显更直接——似乎在设计和制造上，也避免了这部分电源轨布线（routing）的复杂度。这一点应该也是PowerVia叫做PowerVia的原因...
如Intel此前的路线图标识，明年的Arrow Lake处理器上就能见到PowerVia的身影，虽然其实就用户层面也不会有什么感知。但如文首所述，PowerVia是否如约而至，以及和Intel 20A的RibbonFET共同发挥多大作用，会成为2025年Intel能否找回半导体制造王者地位的关键。至少就目前Intel公开的这些信息来看，希望好像真的就在不远处了。 |
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