LOD效应

山蟹居 2024-05-13 发布于上海

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在0.25um以下的制程中，器件之间是采用较先进的浅槽隔离STI(Shallow Trench Isolation)的方法，STI制作方法，先是在sub上挖一个沟槽，再填上二氧化硅做为绝缘层，由于和si衬底的材料特性不一样会产生应力的问题，STI沟槽到poly的距离不同，导致的应力也不相同，因此也会导致器件有不同的电学特性，同时引入Idsat和Vth失调。这些影响非常重要，在模拟晶体管性能时必须考虑在内。

STI应力效应如图1所示。研究表明，残余应力和相应的电性能变化可以用两个几何参数Sa和Sb定性地描述。这些表示从栅极到器件有源区边缘的距离。MOSFET参数，如Vth，峰值gm和Idsat已被证明与以下函数线性变化。

图1 :STI应力效应示意图。观察到的沟道应力，以及特定MOSFET电性能变化是由氧化物定义(OD)区域的尺寸，MOSFET与OD的位置和MOSFET尺寸的综合影响。通过栅极边缘到有源区边缘的距离(Sa和Sb)描述了c)中栅极B的STI应力。a)、b)和c)中栅极的阴影与本图顶部绘图中器件的位置一致。

为了表征在0.13 um技术下STI应力引起的MOSFETI性能变化，采用了厚栅极阵列制备了不同Sa = Sb值的(3.3V) nMOS和pMOS晶体管。该阵列包含一个具有非常大OD长度(Sa=Sb=3.1 um)的器件，作为比较的基线。选择具有较大Sa的设备作为参考，因为预计它最接近无应力设备。晶体管相对于基准器件的相对饱和电流和Vgs函数如图2所示。每条曲线代表一个不同的Sa、Sb的值。

图2 在0.13um工艺条件下，W/L=24um/0.6um 3.3V nMOS和pMOS器件的STI应力对归一化漏极电流的影响。在所有曲线中Sa=Sb。

在高Vgs下，pMOS电流随Sa值的减小而增大，nMOS电流相应减小。这与双轴压缩应力提高空穴迁移率和降低电子迁移率的事实是一致的。

随着Vgs的降低，nMOS器件中的电流偏移量显著增加，特别是对于Sa最小的器件。这是阈值电压移动的指示。有关文献报道了STI应力会引起的Vt变化，并将其归因于应力增强或抑制扩散。

图3显示了不同几何形状pMOS的Idsat随(应力)的变化。该图显示了MOSFET性能和(应力)之间的预期关系在一系列几何形状上保持不变。这表明SPICE模型(如BSIM)中包含的STI模型应该能够很好地拟合数据，并提供合理的STI应力对电路性能影响的预测。当研究边界的MOS管时，通过添加dummy后，从图3可以看出当L=2um时，Sa=1.67um，Sb=5um，通过公式计算后为0.54，查找图可以看出归一化电流基本不变。

图3 pMOS器件的Idsat (Vgs=Vds=-3.3V, Vbs=0V)相对于STI应力在不同几何形状和Sa和Sb值下的位移，包括Sa和Sb的对称和非对称值。

为了探索STI应力的影响，图4a、b、c为1∶4电流镜下的三种布局配置，采用90nm工艺对2.5V器件进行了仿真。这些布局展示了STI应力对输出电流(图5)、失配标准差(图6)、Vdsat(图7)和面积(图8)的影响。非Cascode电流镜采用10uA的参考电流，参考器件W/L=3.2um/0.56um，以获得约145mV的Vdsat。为了在图1的应力曲线上分布器件，将总宽度分为finger=2、finger=4和finger=8。每一种组合都模拟了无dummy、1个dummy和2个dummy，如图4所示，以缓冲OD边缘附近的最大STI应力。

图4 1：4电流镜的三种不同画法

这表明加入dummy有实质性的好处。单个dummy似乎非常有效，2个dummy提供边际差异回报。dummy在面积方面可能是昂贵的，特别是对于图4c)中的块布局。在没有dummy缓冲区的情况下，图4b)中的非合并布局可以将比例移动到小于1:3。根据布局的不同，Vdsat的位移可能超过20mV,导致器件进入线性区。

处理STI应力的最大困难发生在模拟设计的CAD流程中。finger布局通常用于减少寄生结电容、节省面积和提高交叉耦合(共质心)方案的有效性。如图4b)、4c)所示，单个晶体管被划分为finger，可以参数化为单实例MOSFET，其集总功能依赖于finger的数量和dummy器件的数量。潜在的问题s是如果应力引起的参数位移足够大，则每个器件的偏置点明显不同，并且单个MOS无法对finger器件进行物理建模。最大的问题是如图4a）所示的源漏合并、交叉耦合布局不能方便地参数化，因为连接是任意的。阵列中的每个finger都有不同的应力和不同的偏置点。唯一的替代方法是为每个手指创建一个单独的器件，但这会影响SPICE网表的大小。