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verilog无符号数和有符号数相加问题。如果结果<0，那么这个9位数就要以有符号数的身份来接收结果，即最高位[9]是符号位，以防止结果成为真实值得相反数。无符号数要扩展符号位到有符号数 所以 wire [8:0] signed_a={1''b0,a};有符号数要本身最高位即是符号位 但是两数相加 所以 wire [8:0] expand_b = {b[7], b};wire [9:0] c_tmp =... 阅4152 转5 评0 公众公开 14-05-06 08:09 |
[原创]如何减少Quartus II的编译时间。QuarutusII编译过程中，通常要顺序运行quartus_map、quartus_fit、quartus_asm、quartus_tan四个进程。当使用渐进式编译时，设计层次被映射到设计分区中，在编译过程中单独处理它，以实现渐进式编译功能。以上，对如何减少QuartusII软件的编译时间进行了总结，关于使用增量编译的方法减少编译时间研究的还... 阅6576 转9 评0 公众公开 14-05-05 12:37 |
QUARTUS II中IP核的调用方法（图文详解）很多人都说QUARYUSII中的IP核是收费的，不可以直接用的，其实不然，下面我以FIR滤波器的核的使用来给大家介绍IP核的使用，希望对大家有点帮助。然后建立个原理图文件或者.v文件。（1）打开你破解软件时加入的license.dat文件，如图。这样一段到license.dat里面，然后把这个里面的00A2改成我想要用的核的... 阅18196 转3 评0 公众公开 14-05-04 22:16 |
关于quartus生成IP核的仿真出错问题的解决。Error：Can''t generate netlist outout files because the file"C：/altera/72/ip/fft/lib/auk_dspip_math_pkg_fft_72.vhd" is an OpenCore Plus time-limited file.OpenCore Plus time-limited ，在之前进行的一系列设置里（settings）ENA Netlist Writer options里选择的是第三... 阅298 转0 评0 公众公开 14-05-04 22:13 |
FPGA学习手记（三）准备工作FPGA学习手记（三）准备工作-和谐ModuleSim10.0（已验证至10.0c） 2012-03-12 22:28 分享到：nightmare@opz 改为计算机名，1c6f6532fa3c 改为主机ID，这个ID是ModelSim根据网卡硬件信息生成的，获取方法：打开开始菜单 → ModelSim → License Wizard，在User Tools → Host Information中可以看到（ModelSim的H... 阅131 转0 评0 公众公开 14-05-04 16:52 |
FPGA学习手记（四）ModelSim入门及Testbench编写。因此，在待测模块中的reg型信号在Testbench中就变成了wire，待测模块中的wire型信号在Testbench中则对应为reg型。Gate Level Simulation是门级仿真，涉及到具体的芯片，并且仿真前需要编译工程，在门级仿真中ModelSim会将布局布线后的门级延时体现在波形中，在测试一个具体的工程模块时，应当... 阅103 转0 评0 公众公开 14-05-04 16:22 |
Quartus II和Modelsim的联合仿真（详细）当运行RTL simulation的时候，modelsim会自己启动，且开始编译，这个是时候实际上它有个命令被输入了，你可以在transcripe中按向上的箭头，会发现有个do ****.do 的命令，你可以在simlation文件夹中找到这个do文件，如果你进行RTL仿真的话，会有****rtl****.do文件，亦然，如果进行gate-level 仿真的话... 阅825 转2 评0 公众公开 14-05-04 16:22 |
教你如何使用matlab中的FDATOOL来设计滤波器。很多网友来咨询我如何使用FDATOOL.输入:被白噪声污染的正弦信号，fs=100khz，信号频率为10khz，噪声信号为20khz，现在要滤掉20khz的正弦信号。signal1=sin(2*pi*f1*t);y=signal1+signal2;plot(signal1,''r'');legend(''被污染的信号'',''理想信号'... 阅19772 转117 评2 公众公开 14-05-01 17:01 |
signaltap.选择SignalTapII逻辑分析仪文件并点击OK。多个SignalTapII文件是非常有用的，比如工程很大，在工程中不同的部分都需要用SignalTapII来捕捉信号，这样探测不同的部分时我们只需要使用不同的SignalTapII文件就可以了，避免反复设定SignalTapII文件。现在工程中嵌入的SignalTapII逻辑分析仪已经例化完成，并已经加载到DE系列开发板上，... 阅382 转0 评0 公众公开 14-05-01 09:17 |
Verilog实例化时的参数传递类似VHDL的Generic语句，Verilog也可以在例化时传递参数。参数型常数常用于定义延迟时间和变量宽度，在模块和实例引用时，可通过参数传递改变在被引用模块或实例中已定义的参 数。参数传递的方法如下例子：首先定义一个Adder_16（sum,a,b）实例,然后定义两个参数型常量time_delay和 time_count，然后在顶层模块中调用... 阅479 转0 评0 公众公开 14-04-30 21:01 |
