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| 共 22 篇文章 |
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Verilog 模块的实例化 实例化语句1. 例化语法一个模块能够在另外一个模块中被引用，这样就建立了描述的层次。信号端口可以通过位置或名称关联；建议：在例化的端口映射中请采用名字关联，这样，当被调用的模块管脚改变时不易出错。对输入管脚悬空的，则该管脚输入为高阻 Z，输出管脚被悬空的，该输出管脚废弃不用。3. 不同端口长度的处理当端口... 阅32 转自独孤琅嬛 公众公开 15-01-13 16:48 |
FPGA工程师手记：FPGA系统设计黄金法则。这里的面积指的是FPGA的芯片资源，包括逻辑资源和I/O资源等；这里的速度指的是FPGA工作的最高频率（和DSP或者ARM不同，FPGA设计的工作频率是不固定的，而是和设计本身的延迟紧密相连）。FPGA设计通常会使用HDL语言，比如Verilog HDL或者VHDL。而Verilog HDL语言描述的本身就是硬件结构，编译后是硬件电... 阅103 转3 评0 公众公开 14-10-13 23:05 |
Altera FPGA带NiosII内核程序的JTAG下载方法总结。1、对于Altera FPGA，含Nios II时需要下载的文件有4种：.sof 文件，.pof 文件，.jic 文件，.elf 文件。先点击“开始 | 程序 | Altera|Nios II EDS 11.0 | Legacy Nios II Tools | NiosII11.0 IDE”（注意： 11.0版本的“Legacy Nios II Tools”必须单独下载安装！）启动NiosII11.0 IDE，打开或... 阅4049 转15 评0 公众公开 14-08-08 10:42 |
原因:是你作为时钟的PIN没有约束信息.可以对相应的PIN做一下设定就行了. 主要是指你的某些管脚在电路当中起到了时钟管脚的作用,比如flip-flop的clk 管脚,而此管脚没有时钟约束,因此QuartusII把“clk”作为未定义的时钟.原因:如果你用的 CPLD 只有一组全局时钟时,用全局时钟分频产生的另一个时 钟在布线中当作信号处理,不能保证低的时钟歪斜(SKE... 阅183 转2 评0 公众公开 14-08-07 20:21 |
VHDL进程变量信号。VHDL中，为了实现引用元件的端口信号与结构体中的实际信号相连接，往往采用两种映射方法：1、位置映射方法：指port map语句中实际信号的书写顺序于componet语句中端口说明的信号书写语句顺序一致2、名称映射方法：指在port map中将引用的元件的端口信号名称赋值给结构体中要使用例化元件的各个信号（名称映射语句的书写要求... 阅3586 转9 评0 公众公开 13-09-26 18:34 |
自动生成testbench的两种方法。方法一：选择了之后会在工程的simulation/modelsim文件夹中生成一个*.vht文件（针对不同的语言，后缀可能不一样）。方法二：ModelSim,首先（open）打开需要仿真的模块,Source -> Show Language Templates,在显示的Language Templates栏目中选择“Create Testbench”软件自动弹出的"CreateTestbench Wizza... 阅7372 转7 评0 公众公开 13-09-23 17:34 |
转 ModelSim入门及Testbench编写——合理利用仿真才是王道。编写Testbench.说到Testbench，你可以叫它Testbench，或者Testbenches，但不是TestBench。选中mpile testbench，点击TestBenches打开TestBenches对话框。Gate LevelSimulation是门级仿真，涉及到具体的芯片，并且仿真前需要编译工程，在门级仿真中ModelSim会将布局布线后的门级延时体... 阅3986 转17 评0 公众公开 13-09-23 17:23 |
ModelSim环境基于VHDL语言的testbench书写(转)use ieee.std_logic_1164.all;entity counter isport(clk: in std_logic;en: in std_logic;q: out std_logic_vector(3 downto 0));architecture behave of counter issignal q_n: std_logic_vector(3 downto 0);ARCHITECTURE counter_tb_arch OF counter_tb IScomponent counter isport(clk: in st... 阅627 转3 评0 公众公开 13-09-13 21:44 |
4）使用mif初始化该RAM块、允许“在系统(In System)存储器读写”，并将此RAM的ID设置为RAM1：RAM1P RAM1P_inst ( .address ( address ), .clock ( clock ), .data ( data ), .wren ( wren ), .q ( q ) );经过QuartusII的编译报告可以看出，方法2比方法1相比，占用了很多的LE，同时还使用了1024个register，故方法2是十分不经济的，这里给出只是... 阅396 转1 评0 公众公开 13-09-13 18:30 |
SignalTap II.預設有一個SignalTap Instance "auto_signaltap_0"，可以按滑鼠右鍵"Create Instance"新增其他Instance.Trigger signal -- Trigger in：可以指定以某一個訊號作為trigger，預設名稱auto_stp_trigger_out_n，可以在Pin Planner內指定pin assignment -- Trigger out：當trigger event發生，輸出一個indicated s... 阅562 转0 评0 公众公开 13-09-05 18:53 |
