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| 共 7 篇文章 |
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Manchester Decoder曼切斯特解码（一） 最初写的曼切斯特解码module Manchster_Decoder_png( clk, rst, signal_rv, demo_db, decoder_64fc_ena, wr_en ); input clk; input rst; input signal_rv; input decoder_64fc_ena; output[8:0] demo_db; output wr_en;//---rv_pos) begin if(cnt_pos_1==3&... 阅1868 转5 评0 公众公开 14-07-29 18:25 |
阅67 转4 评0 公众公开 14-07-23 19:09 |
Verilog及Xilinx_FPGA入门（四）ISE自带静态时序分析器，自学静态时序分析器的使用。一般情况下，工作在100Mhz以上的工作时钟时，需要考虑时序收敛的问题，如何去约束路径，约束时序。100Mhz以下，改进代码以实现时序收敛。//代码下载到板子，在这里，可能问题就来了，假如state先跳转了，cnt.所以需要改进代码，来确保state跳转，同时让cnt变... 阅192 转2 评0 公众公开 14-07-23 18:02 |
Event代表事件；Reg[1:0] state_on_off=0;Reg on=0;rst) begin.state_on_off<=0.end else begin.Case(state_on_off)0：begin.If（‘event）state_on_off<=1;1:begin.state_on_off<=2;2:begin.Reg [31:0] cnt=0;Cnt<=cnt+1.If(Cnt==1)Event1.End else if(cnt<=A&&cnt>=B) //&&与&的区别是什么呢？... 阅97 转2 评0 公众公开 14-07-23 17:59 |
verilog 入门（二）三种状态机：状态机（一）： 直接型，跳转快，省资源。reg[5:0] state=6''b000001;begincase(state)6''b000001:begin .......state<=6''b000010;state<=6''b000100;endcase end 状态机（二）： buf型，缓冲一级。reg[5:0] next_state=6''b000001;next_state&l... 阅118 转2 评0 公众公开 14-07-23 10:49 |
rst) begin //rst按键 按下为低电平 led<=8''b00000001; cnt<=0; end else begin if(cnt==32''d800000000) begin cnt<=0; //cnt==32''d800000000时 重新复位为0 end else begin ... 阅831 转3 评0 公众公开 14-07-23 10:28 |
