| 共 21 篇文章 |
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PCB论坛。pwj6323 发表于 2012-12-4 10:05 ( G9 S8 |# F/ Y8 P& u7 q3 kDDR3如果需要跑更高的速率，需要走FLY-BY结构。且越多的负载器件，越适合走fly-by。3 _6 h# F2 }" k/ t走fly-by结构主要是 ... 阅54 转0 评0 公众公开 13-03-20 16:33 |
使用Matlab对采样数据进行频谱分析【ZZ】使用Matlab对采样数据进行频谱分析【ZZ】2、对采样数据进行频谱分析。%减1使N为偶数%频率分辨率F=1/t=fs/Np=1.3*sin(0.48*2*pi*t)+2.1*sin(0.52*2*pi*t)+1.1*sin(0.53*2*pi*t)...+0.5*sin(1.8*2*pi*t)+0.9*sin(2.2*2*pi*t);%上面模拟对信号进行采样，得到采样数据p，下面对p进行频谱分析。由采样时间ts... 阅3 转自JennyskyS... 公众公开 12-12-18 11:20 |
在关于内存的前面五篇相关介绍文字中，基本上都是关于内存原理性方面的内容，下面介绍点DDR总线匹配方式和信号时序测试方面的实用内容。DDR芯片总线使用的是SSTL-2(Stub Series Terminated Logic 2.5V，短线串联终止逻辑)逻辑电平，I/O端口电压2.5V；内存信号的时序测试(也就是SSTL逻辑电平的时序测试)在理想条件下，DQS和数据的Skew rate(信号... 阅715 转8 评0 公众公开 12-05-14 16:27 |
对于眼图测试、误码率和抖动容限测试，最常用的测试码是伪随机码(PseudoRandomBinarySequence，简称PRBS)，主要有PRBS7、PRBS15、PRBS23和PRBS31。PRBS信号是由PRBS码型发生器生成的。PRBS7属于短伪随机码型，与8b10bNRZ编码的数据流很相似，所以，在PCIe、SATA、XAUI、1000BASE-LX、FC、SAS等采用8b10b编码的串行总线中，PRBS7是最常用的测试... 阅703 转9 评0 公众公开 11-09-28 10:55 |
3D DRAM封装技术的应用。TSV DRAM阵列堆叠概念TSV堆叠封装设计采用焊球凸点将堆叠与衬底键合，有可能把键合引线完全消除。TSV DRAM阵列堆叠开发的挑战对于TSV DRAM阵列堆叠，关键要素有通孔形成/填充、晶圆减薄、凸点形成和芯片与芯片/衬底的键合等。TSV DRAM阵列堆叠装配工艺开发趋势TSV DRAM阵列堆叠开发早期的思路是尽量减少DRAM器件结构的... 阅68 转自Aprilcheng 公众公开 11-09-27 10:13 |
广义的tRCD以时钟周期（tCK，Clock Time）数为单位，比如tRCD=2，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定，对于PC100 SDRAM（时钟频率等同于DDR-200），tRCD=2，代表20ns的延迟，对于PC133（时钟频率等于DDR-266）则为15ns。从芯片的数据手册中可以得知：4M*16b*4Bank，即共32MB，提供了13根地址线(行地址线RA0... 阅37 转自hong60104 公众公开 11-09-27 10:13 |
Z博士：DDR3内存目前的起始频率为800MHz，这和JEDEC规定的DDR2内存的最高频率相同，它目前拥有DDR3-800、DDR3-1066、DDR3-1333和DDR3-1600等规格，而且这只是JEDEC规定的标准，目前已经有玩家将DDR3内存超频到了2000MHz以上！Z博士：DDR3内存的标准工作电压为1.5V，DDR2为1.8V，降低0.3V，降低幅度17%，功耗方面，DDR3-800大约是DDR2-800的72%... 阅17 转自冯小森 公众公开 11-09-27 10:12 |
由于DDR2内存的各种不足，制约了其进一步的广泛应用，DDR3内存的出现，正是为了解决DDR2内存出现的问题，具体有：更高的外部数据传输率更先进的地址/命令与控制总线的拓朴架构在保证性能的同时将能耗进一步降低为了满足这些要求，DDR3内存在DDR2内存的基础上所做的主要改进包括：8bit预取设计，DDR2为4bit预取，这样DRAM内核的频率只有接口频率... 阅16 转自回梦123 公众公开 11-09-27 10:12 |
按内存的工作方式，内存又有FPA EDO DRAM和SDRAM（同步动态RAM）等形式。SDRAM从发展到现在已经经历了四代，分别是：第一代SDR SDRAM，第二代DDR SDRAM，第三代DDR2 SDRAM，第四代DDR3 SDRAM.第一代与第二代SDRAM均采用单端（Single-Ended）时钟信号,第三代与第四代由于工作频率比较快，所以采用可降低干扰的差分时钟信号作为同步时钟。DDR的读... 阅10 转自hong60104 公众公开 11-09-27 10:12 |
DDR3的效率杀手——时间参数DDR3的效率杀手——时间参数发布时间：2011-09-12 21:26:45.tRAS -ACTIVE to Precharge command period.ACTIVE命令到PRECHARGE命令之间的最小时间。tFAW -No more than 4 bank ACTIVE commands may be issued in tFAW. 这意味着我们不能以太小的时间间隔连续发ACTIVE命令。tRRD -The minimum time interval between ... 阅48 转自Rebecca.J 公众公开 11-09-27 10:11 |
