Verilog也可以在例化时传递参数
传递的参数是子模块中定义的parameter。
传递的方法: 1、module_name #( parameter1, parameter2) inst_name( port_map); 2、module_name #( .parameter_name(para_value), .parameter_name(para_value)) inst_name (port map); 用#方法和port map的写法差不多 3、defparam defparam heirarchy_path.parameter_name = value; 这种方法与例化分开,参数需要写绝对路径来指定。 |
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