请教一个关于 verilog 层次化设计的简单问题

在Verilog中，调用底层模块的语法结构为：
　　 底层模块名 实例名 参数定义
比如在top_m里，如果已经全部源文件加到了同一个工程里，那么可以直接

bottom1_m bottom1_m(A,B,C)
注意 A,B,C这些参数的顺序，要和底层定义的是一致的。名字可以不一致。
如果没有加到同一个工程，可以使用
'include "bottom1.v"

可不可以综合，这个得看你代码怎么写的，和层次无关。