为什么我的Transceiver Reconfiguration Controller megafunction会生成 Verilog HDL告警信息？

解决方案ID: rd04032013_162
最后修改: 2013 年6 月07 日
产品类别: 设计软件
产品领域: 综合/网表检查
产品子领域: Quartus II 综合
找到的版本: v12.1
软件: Quartus II PC
器件系列: STRATIX V GS,STRATIX V GT,STRATIX V GX

标题

为什么我的Transceiver Reconfiguration Controller megafunction会生成 Verilog HDL告警信息？

说明

由于Quartus? II 12.1及后续版本中的问题，当编译包含Stratix? V Transceiver Reconfiguration Controller megafunction的设计时，在Analysis & Synthesis过程中可能出看到以下告警信息： 

Warning (10268): Verilog HDL information at alt_xcvr_reconfig_soc.sv(169): always construct contains both blocking and non-blocking assignments
Warning (10268): Verilog HDL information at alt_xcvr_reconfig_dfe_adapt_tap_sv.sv(302): always construct contains both blocking and non-blocking assignments

解决方法

这些告警信息可以被安全忽略。如果想避免出现这些告警信息，则需要编辑由MegaWizard? Plug-in Manager生成的文件，将指定的命令行中的阻塞赋值“=”修改成非阻塞赋值"<="。

例如，命令行

mgmt_ram_offset = {RAM_BITS{1'b0}};

应该改为

mgmt_ram_offset <= {RAM_BITS{1'b0}};

同样，命令行

ctrl_wdata = save_ctrl_reg13;

应该改为

ctrl_wdata <= save_ctrl_reg13;

这一问题计划在Quartus II的后续版本中修复。