[转载]半导体封测行业深度分析

半导体先进封装技术进入高速渗透期，国内封测大厂提前完成布局，未来几年受益巨大发展前景广阔。

 

1. 国内专业代工封测企业迎来发展良机

据WSTS 统计，2013 年全球半导体行业市场规模首次超过了3000 亿美元，是所有电子类产品最重要的上游环节，其下游产品涉及到人们生活中的方方面面，不论是日常办公娱乐用的计算机、手机、平板电脑等消费电子，还是生活中用到的各种家用电器，以及出行用到的各类交通工具都离不开半导体产品。

 

1.1 半导体产业链概况

半导体是电子行业领域中一个市场规模体量无比巨大的子行业，不过与其他电子子行业相比半导体产业链结构相对比较简单。半导体产业链由IC 设计、晶圆制造、封装与测试三个环节组成。

IC 设计是半导体产业链上最核心的一环。整个半导体产业链都是以IC 设计厂商为中心，由IC 设计厂来最初发现下游需求和最终完成产品变现。首先IC 设计厂商根据下游市场需求来进行产品设计，产品设计好后找到晶圆制造厂商和封装测试厂商来进行芯片的生产，并向晶圆制造厂商和封装测试厂商支付代工费用，最后由IC 设计厂商把生产好的芯片卖给下游客户完成最终的产品变现。

晶圆制造和封装测试这两个环节在整个半导体产业链上则扮演着产品代工生产和集成组装两个角色，实现了产品从设计图纸到成品的转变，同样也是形成产业链闭环的重要环节。

根据IC 设计、晶圆制造和封装测试这三个环节的不同组成方式，半导体行业存在两大商业模式：IDM和Fabless+代工。

IDM（Integrated Device Manufacturing）为垂直产业链一体化模式，由一家厂商同时完成设计、制造、封装三个环节，这一模式有利于半导体产业链对下游需求的快速反应。PC 时代，在Intel 的推动下IDM模式盛极一时。目前，全球采用IDM 模式的IC 大厂主要有Intel、Samsung、TI、STM 等厂商。

不过，随着智能手机时代的来临，Fabless+代工模式开始崛起，已经有超越IDM之势。Fabless+代工模式则是在垂直产业链上采用专业化分工的商业模式，三个环节分别由专门的厂商来完成。

这样Fabless IC 设计厂商不再需要大额资金自己投资建设生产线，降低了IC 设计环节进入壁垒，同时也降低了IC 设计厂商一款产品开发不成功的风险，从而使得IC 设计环节有更多中小厂商能够进入，设计出更多更优质的产品来满足市场多样性需求。

晶圆制造和封装测试环节具有非常大的规模效应，通过专业化代工的模式，更有利于产能资源整合，实现产能资源的优化配置。一方面是产能利用率的提高带来半导体行业生产成本的降低，另一方面则是专业代工产品多样化有利于分散下游终端产品需求变化带来的产品需求结构的变化。

因此，在移动智能终端时代，以“高通+台积电+日月光”为代表的Fabless+代工模式已经逐渐赶超IDM 模式，一些IDM 厂商逐渐转向Fablite 和Fabless模式转变。

曾经的PC 芯片巨头AMD 就在2009 年完成了IC 设计和晶圆制造的分拆，分拆出了现在全球第二大的晶圆代工厂GlobalFoundry。

1.2 封装与测试是半导体产业链上重要一环

封装与测试是半导体产业链上重要一环，产值在产业链中的占比一直非常稳定。

根据Gartner 的统计，2013 年全球半导体封装与测试行业市场规模为498 亿美元，较上年同比增长4.1%，近五年年复合增长率为5.5%，占全球半导体行业市场规模比值为16.4%。过去五年，封装测试环节在整个半导体产业中产值占比一直非常稳定，始终保持在16%-17%这个稳定区间。

据中国半导体行业协会统计，2013 年国内集成电路封装与测试市场规模为1100亿，同比增长6.1%，近十年年复合增长率高达16.3%，远高于全球半导体封测行业的增速。这主要得益于大陆终端市场需求旺盛，下游众多终端设备生产厂商纷纷到大陆来设厂，带来了对半导体产品需求的高速增长。

2013 年国内集成电路封测行业产值占到集成电路行业产值的44%，并且在过去十年始终保持在40%以上的很高水平。如此高的产值占比主要是由于在半导体产业链上，封装与测试环节具有技术壁垒相对最低、劳动力成本要求最高和资本壁垒较高的特点，所以国内最适合半导体封装测试行业发展，从而使得封装与测试环节一直占据国内集成电路产业链的主导。这就从侧面表明了国内半导体封测环节较全球半导体行业显得更为重要。

图: 国内封装与测试占比一直保持在40%以上

1.3 封装与测试行业竞争格局有利于国内厂商追赶

半导体产业作为全球新兴科技发展的前沿，整个产业链都属于高技术密集型产业。尽管半导体封测环节相对于产业链上其他环节技术壁垒稍低，但是与电子行业内其他产业链上的系统集成环节比较起来技术壁垒还是高很多。同时半导体封测行业还有较高的资本壁垒，从而使得整个行业的集中度处于一个较高的水平。

行业龙头台湾日月光市场份额为18.9%，美国的Amkor 市场份额也超过了10%。行业Top 5 厂商合计市占率超过了50%。中国厂商长电科技则排到了全球封测行业中第六位，市占率为3.4%，将有望成为未来国内半导体封测公司中能够冲进全球第一阵营的企业。

图：封测企业前十市场份额

全球前十封测企业中有5 家厂商来自台湾，2 家厂商来自新加坡，美国、日本和中国大陆各1 家。这主要和全球晶圆制造业企业分布紧密相关，台湾有台积电和联电两家晶圆制造大厂，新加坡有GlobalFoundry。从这一方面来看，未来国内封测企业的发展还有赖于晶圆制造环节的进步。

图：2013 年前十封测企业分布情况

从集中度变化趋势来看，过去五年半导体封测行业龙头厂商日月光和Top5 厂商的市占率都基本维持稳定。日月光的市占率基本维持在18%左右，呈缓慢增长趋势；行业Top 5 厂商的市占率则一直保持在51%左右，这表明封测行业龙头厂商基本保持和行业同步增长的状态。从而对于处在追赶状态的中国本土封测厂商非常有利。

不过，目前国内封测市场基本被国际IDM 大厂的封测厂占据。国内前十名封测企业中内资本土厂商仅有两家，长电科技的母公司江苏新潮科技和南通华达微电子，2013 年分别实现销售收入66.5 亿和41.3 亿。

这主要是由于中国同时拥有巨大的终端市场需求和廉价的劳动力，所以海外IDM大厂纷纷把封测厂签到中国大陆来。2003 年Intel 在成都建立了其全球三大封测厂之一，现在该工厂年销售额高达188 亿，占到国内市场份额的17%。

1.4 专业代工封测企业迎来发展良机

正如前面对半导体行业商业模式的分析，未来随着制程的降低和晶圆尺寸的增大半导体制造环节的资本开支将呈指数增长，这也就导致更多的IDM 厂商难以继续保持IDM 模式。这些为了能够获得更高制程来保持产品竞争力，必然向Fabless+代工模式转变，保留设计环节并把制造环节让专业晶圆制造和封测厂商来完成。

因此在过去几年，专业代工封测行业市场份额占比逐年提升，从2009 年的45.2%增长到了2013年的50.4%。

图：专业代工封测占比稳步提升

未来中小IDM 厂商向Fabless+代工模式转变的趋势仍将持续，并且采用更先进制程将很可能成为这一趋势加速的重要催化剂。据Gartner 预测，专业代工封测行业2018 年市场规模将达到251 亿美元，年复合增长率为5.7%，快于整个半导体封测行业4.9%的增速。预计占比将稳步提升，从当前的50.4%提高到2018 年的52.4%。

图：专业代工封测占比稳步提升

2. 半导体封装技术发展历程

2.1 半导体封装技术演进路径

集成电路封装作为产业链上重要一环，封装技术伴随着晶圆制造环节技术的进步快速提升。由于集成电路核心功能是进行数据运算，所以封装技术的演进历程就是围绕着芯片运算能力和交互能力不断提升的过程，即芯片内核有效面积比例和I/O 引脚数量两个维度的不断提升。

为了能够提高芯片运算能力，晶圆制造环节是紧跟Moore 定律不断提高单位面积内晶体管数量。而在封装环节则是体现在不断提高芯片内核的有效面积，封装面积/芯片面积之比不断缩小，从而实现在制程工艺相同情况下同样大小的芯片内晶体管数量增多。

在运算能力提升的同时，芯片与外界需要有大量的数据输入输出以及更多的控制信号，所以对芯片的交互能力提出了更高要求。这也就意味着芯片I/O 引脚数量的快速增加。

围绕着运算能力和交互能力的提升，芯片封装技术的历史演进过程可以分为三个阶段，分别体现为外部引脚形状的改变、内部连接方式的改变和封装技术融合三种不同的表现形式。

图：半导体封装技术演进历程

2.2 阶段一：外部引脚形式不断优化

最初的DIP（双列直插式）封装技术指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式。最早的4004、8008、8086、8088等CPU 都采用了DIP 封装形式。不过，采用这一技术进行封装的芯片面积与内核面积之比比较大，从而体积也较大；而且I/O 引脚数也比较少，一般不超过100 个。

上世纪80 年代开始，随着表面组装技术SMT（SurfaceMount Technology）的兴起，芯片引脚形状就从原来的直插式开始转变为贴装短引线或无引线形式。这一技术大幅提高了芯片组装效率。在之后的十多年时间里，芯片封装领域逐渐出现了SOP（Small Out-Line Package）、QFP（Quad Flat Package）、QFN（Quad Flat No-leadPackage）等技术。

经十多年研制开发的QFP 不但解决了LSI 的封装问题，而且适于使用SMT 在PCB 或其他基板上表面贴装，使QFP 终于成为SMT 主导电子产品并延续至今。为了适应电路组装密度的进一步提高，QFP 的引脚间距目前已从1.27mm发展到了0.3mm。由于引脚间距不断缩小，I／O 数不断增加，封装体积也不断加大，给电路组装生产带来了许多困难，导致成品率下降和组装成本的提高。另一方面由于受器件引脚框架加工精度等制造技术的限制，0.3mm已是QFP 引脚间距的极限，这都限制了组装密度的提高。

图：第一阶段芯片封装技术演进主要体现在外部引脚形状的改变

20 世纪80~90 年代，随着IC 特征尺寸不断减小及集成度的不断提高，芯片尺寸也不断增大，IC 发展到了超大规模IC（VeryLarge Scale Integration，VLSI）阶段，可集成门电路高达数百万以及数千万只，其I/O 数也达到数百个甚至超过1000 个。这样原来四边引出的QFP 及其他类型的电子封装已无法满足封装VLSI 的要求。

于是一类先进的芯片封装PGA（Pin Grid Array，插针阵列）和BGA(Ball GridArray，焊球阵列)应运而生，电子封装引线由周边型发展成面阵型。这类封装方法一般使用层压基板取代传统封装用的金属框架，其I/O 引脚分布在芯片封装下面。PGA和BGA技术具有大大增加I/O 数和引脚间距、引线短和再布线等众多优点。从而消除了QFP 技术的高I/O 数带来的生产成本和可靠性问题。

但是由于PGA 受到体积大且太重、制作工艺复杂且成本高和不能使用SMT 进行表面贴装等缺点的限制，在VLSI 时同样无能为力难以实现工业化规模生产。而BGA技术综合了QFP 和PGA 的优点，最终取代了PGA封装技术。至此，多年来一直大大滞后芯片发展的集成电路封装，由于BGA 的开发成功而终于能够适应芯片发展的不乏。

并且，在外部引脚数增多的同时，芯片内部封装效率也急剧提升，封装面积/芯片面积从最初的100:1 提升到了达到CSP 标准的1.2:1 水平。最初流行的DIP，以40个I/O 的CPU 为例，封装面积/芯片面积为（15.24×50）÷（3×3）=85:1。后来主流的QFP 封装尺寸大幅减小，但是封装面积/芯片面积仍然很大。以引脚0.5mm节距有208 个I/O 的QFP 为例，要封装10mm2 的LSI 芯片，需要的封装尺寸为28 mm2，这样封装面积/芯片面积之比仍然为（28×28）÷（10×10）=7.8:1。后来在BGA 基础上开发出来的FBGA 更是把封装面积/芯片面积之比再次大幅减小，使得BGA 封装面积/芯片面积≤1.2:1，达到了芯片尺寸封装（Chip Size Package，CSP）标准。解决了长期存在的芯片小而封装大的根本矛盾。

2.3 阶段二：先进封装技术突破

当封装形式发展到BGA 之后，要想再依靠改变外部引脚形状来同步提升芯片运算性能和交互性能难度越来越大。因此，芯片封装技术的演进逐渐从外部引脚形状的优化转变为内部连接方式的改变，这也是当前主流封测厂商重点研发领域，在先进封装技术领域不断寻求突破。不过，芯片内部连接方式改变一般只能在一方面进行产品性能优化，所以封测厂商会根据产品需求来对某一技术进行重点突破。

目前，半导体封装技术的主流发展方向包括FC（Flip Chip，倒装）、WLCSP（WaferLevel Chip Scale Packaging，晶圆级芯片规模封装）、Bumping（凸块技术）、TSV（Through Silicon Via，硅通孔技术）等，其中FC 是实现后面三个技术的基础。

随着先进封装技术的不断涌现，原来界限非常分明的IC 产业链晶圆制造前道工序和封装测试后道工序，现在逐渐出现了由晶圆制造技术与封装测试技术融合的中道工序。中道工序包含Wafer Bumping、WLP、TSV等主要先进封装技术，从而使得封测厂与晶圆制造厂的关系现在变得更为紧密，现在产值已经超过了15 亿美元，未来市场规模可能会在100 亿美元以上。

 

2.3.1Flip-Chip 先进封装技术发展基础

在芯片封装技术发展到BGA 阶段之前，芯片都是有电路的一面方向朝上。芯片与外界的链接方式主要是通过细金属导线来进行连接，这种连接方式被称为引线键合（Wire Bonding）。但是为了能够进一步提高芯片的I/O 数以及对于一些高频的信号处理需要缩短引线长度降低干扰，Flip-Chip 这种新的芯片连接方式应运而生。

FC 是直接通过芯片上呈阵列排布的凸点来实现芯片与封装衬底（或PCB 板）的互联。由于芯片是倒扣在封装衬底上的，与常规封装芯片放置方向相反，故被称为倒装芯片。FC 芯片封装技术现在也成为了先进封装技术进一步发展的基础。

FC 封装技术相对于原来的WB 封装技术具有三方面优势：更高密度的I/O 数，更优越的热学性能，更优越的电学性能。

FC 封装相对于传统的WB 技术拥有更高密度的I/O 数，这是其最大的优势。这主要归功于FC 芯片的Pad（焊盘）阵列排布，它是将芯片上原本是周边排布的Pad进行再布局，最终以阵列方式引出，从而大幅提高I/O 数。

FC 封装在热学性能上也具有明显的优势。一般增强散热型引线键合的BGA 器件的耗散功率仅5-10W，FC封装则通常能产生25W 耗散功率。而如今许多电子器件，如ASIC，微处理器，SOC 等封装耗散功率都在10-25W 范围，甚至更大。这也就使得传统WB 技术难以胜任。

电学性能则是FC 技术的另一个重要优点。引线键合使用的导线长，对于高频信号或者其他一些应用会产生严重的影响，从而出现明显的瓶颈。而FC 技术芯片与基板连接距离短，使得芯片能够处理更高频率的信号。在过去，2-3GHZ 是IC 封装的频率上限，FC 根据使用的基板技术可高达10-40 GHZ 。

倒装芯片有三种主要的连接形式：控制塌陷芯片连接 (Controlled Collapse ChipConnection，C4)、直接芯片连接 (Direct chip attach，DCA)和黏着剂连接的芯片FCAA(Flip Chip Adhesive Attachement)。

C4 技术是一种超精细间距的BGA 形式，一般焊球间距为0.2~0.254mm，直径为0.1~0.127mm，焊球可以安装在管芯的四周，也可以采用全部或局部的阵列配置型式。不过，该技术采用的97Pb/3Sn 材料回流焊焊接温度高达320℃，只能采用陶瓷基片，进行大批量生产应用的主要是陶瓷球栅阵列（CBGA）和陶瓷圆柱栅格阵列（CCGA）组建的装配。C4 元件具有众多优势：I/O 密度极高、热性能和电性能优异、不存在焊盘尺寸限制、可实现最小的元器件尺寸和质量。

DCA 技术是一种超微细间距的BGA 形式，与C4 技术基本类似。两者最主要的差异在于焊接方式有所差异，DCA 在焊盘上采用了较低共熔点焊料（37Pb/63Sn），从而使得DCA 装配时所采用的回流焊接温度大约为220℃，可以在标准的表面贴装工艺处理下安置到电路板上面，能够适合众多应用场合，尤其在便携式电子产品的应用中。

FCAA 具有很多形式，它用黏着剂来代替焊料，将管芯与下面的有源电路连接在一起，可以贴装陶瓷、PCB 基板、柔性电路板和玻璃材料等，这项技术应用非常广泛。

图：FC 芯片三种连接方式

FC 技术作为先进半导体封装技术的基础啊，未来市场规模将实现持续快速增长。一方面受益于市场总需求的提升，另一反面则是对传统WB 技术的快速替代。在PBGA 领域，目前FC 技术已经超越WB 技术占比为57%，未来将继续受益于计算机、通讯产品、多媒体设备的需求进一步拉开差距。预计到2017 年，FC PBGA出货量将达到24亿颗，年复合增长率为12%，占比达到83%。

在FBGA 领域，未来五年受益于Memory 封装和WLP 封装技术的增多，FC FBGA需求量将快速提升。据TechSearch 预测，FC FBGA 市场规模年复合增长率为22%，从2012 年的34 亿颗增长到2017 年的93 亿颗；而与之对应的传统WB FBGA 需求量则从202 万颗减少到168 万颗。从而，使得倒装技术在FBGA 中占比由2012 年的14%大幅提升到36%。

图：FC FBGA 市场规模快速提升

2.3.2Wafer Bumping 晶圆凸点封装技术

Wafer Bumping 晶圆凸点封装技术是在传统FCBGA 技术基础上进行的优化升级。传统FCBGA 采用的是锡球来实现芯片与基板之间的连接，锡球呈球状直径一般为100-200um，I/O 引脚数较之前的封装技术大幅提升，但是仍然跟不上IC 微处理器发展速度。因此，随着微处理器技术的进步，IC 封装行业需要在FCBGA 基础上进一步提高I/O 引脚密度。并且制程的进一步提高也使得锡球的宽直径已经无法适用于更先进的芯片。

当前IC 封装行业对于实现这一目标找到的最优解决方案是缩小锡球直径，从而提出了Bumping技术。目前在众多Bumping 技术方案中最先进的是CopperPillarBumping 技术，即在芯片连接垫上生长一个铜柱然后再在铜柱上放小半个锡球来实现与基板的连接。

铜柱的直径较原来整个锡球直径显著缩小，由最初的100-200um 的Pitch 减少到了50~100um 的Pitch。这样就使得芯片I/O 引脚密度大幅提升，小小的芯片底部最多可以达到上万个I/O 引脚。

图：传统FCBGA 与先进Copper Bumping FCBGA 封装技术比较

I/O 引脚密度的提升是IC 封装技术进步永恒的目标，Copper Bumping 技术是实现这一目标并且适用于先进制程芯片的必然趋势，从而成为了全球封测大厂必争之地。据Yole Developpement 预计，2017 年全球Copper Bumping 市场规模将达到2300万片/年（12 英寸晶圆折算，后同），对应2012 年不到500 万片/年的市场规模年复合增长率高达38%。这主要受益于Bumping 技术本身市场规模年复合20%以上的快速增长，以及Copper Bumping 技术对其他材料Bumping 技术的逐渐替代，CopperBumping 占比将从2012 年的37%提升到2017 年的69%。

在Copper Bumping 领域全球IDM 大厂Intel 技术最为领先，产能近300 万片/年，占全球一半以上；专业代工封测大厂中Amkor 技术优势明显，基本能够做到直径40~50um 水平，产能近90 万片/年；日月光在这一领域快速追赶，近两年产能快速上量。国内封测厂商中长电先进领跑，年产能约为48 万片/年，华天西钛紧随其后，预计今年年底产能达6 万片/年。

2.3.3WLCSP 晶圆级芯片尺寸封装技术

随着晶方科技成功登陆A 股，WLCSP（WaferLevel Chip Scale Packaging）技术成为市场关注焦点。WLCSP 封装技术可以理解为满足CSP 标准的WLP 技术。WLP技术是指在指在晶圆前道工序完成后，直接对晶圆进行封装，再切割分离成单一芯片，相对于传统封装将晶圆切割成单个芯片后再进行封装，WLP 技术在对面积较小的单个芯片封装成本方面具有明显的优势，并且对于封装完成的芯片的一致性也有更高保证。

目前，WLCSP 封装技术主要有比较普通的晶圆凸点封装（Wafer Bumping）和比较特别的Shellcase 系列 WLCSP 两种不同技术路径。两种技术尽管都是WLCSP，但是最终得到的产品形态和产品的制作流程都是截然不同的。

晶圆凸点封装WLCSP 技术以FC BGA 封装技术为基础发展起来。首先以整片晶圆为对象，在晶圆正面进行加工再布线并制作锡球，同时对晶圆上所有芯片进行加工处理。然后再对加工完成的晶圆进行切割得到单个芯片，最后对芯片进行逐个测试。

Shellcase 系列 WLCSP 最近因为晶方科技上市成为了市场的焦点。Shellcase 系列WLCSP 技术比较特别，它的主要特点是可以将芯片的电路引至芯片的背面后再制作焊垫，在影像传感器芯片封装领域具有天然优势。这主要是由于影像传感芯片的作用主要是光学成像，其功能的实现需要吸纳、反馈物体光线，这势必要求芯片正面无视觉障碍物，即封装的焊垫不能放在芯片正面，否则会阻碍光线成像。Shellcase 系列 WLCSP 在芯片的正反两面黏贴玻璃基板（或其他绝缘材料），将芯片线路、焊垫引至背面，玻璃基板具有透明特性。因此，Shellcase 系列 WLCSP 在影像传感器封装上具有绝佳的优势。

Shellcase 系列 WLCSP 技术制作流程主要分为6 个步骤：1.纯化扩展层并添加扩展垫，2.正面贴合玻璃片一，3.背面腐蚀一个缺口并填充环氧树脂再贴合玻璃片二，4.通过沉淀法在背面制作导线并形成T 形连接，5.在背面制作钝化膜和球栅阵列结构（BGA），6.对晶圆片进行切割和测试。

图: Shellcase 系列WLCSP 技术封装流程

WLCSP 封装技术相对于普通封装技术最大的优势在于它是对整片晶圆进行加工，封装效率更高，并且能够对芯片的一致性有更高保证；封装成本是与晶圆面积相关，而与芯片个数无关，所以在对一些面积比较小的芯片进行封装时成本优势明显；并且随着晶圆直径的增大，加工效率就越高，单个元器件的封装成本就月底，如12英寸的晶圆面积是8 英寸的一倍以上，那么单个芯片的加工成本就低很多。

目前，WLCSP 封装技术主要应用在影像传感器（CIS）、环境光感应片、微机电系统（MEMS）、射频识别芯片、医疗电子器件等领域。其中前两者采用的是Shellcase系列WLCSP 封装技术，后面三个领域则两种封装技术都可以应用。

据Yole Developpement 统计，2011 年全球WLCSP 市场规模为17 亿美元左右，2016年将增加到27 亿美元，对应年复合增长率为9.9%，基本上整个WLCSP 市场保持持续稳定增长。

WLCSP 封装技术最主要的应用领域影像传感器（CIS）市场规模巨大，2013 年约90亿美元，同比增长8%。根据WSTS 预测，未来三年CIS 行业复合增长率为6.3%，增长速度较慢。不过，我们认为采用WLCSP 封装技术的CIS 产品更具价格优势，增长速度会快于行业平均增速。

图：全球CIS 市场规模巨大实现持续增长

微机电系统（MEMS）是未来WLCSP 封装技术实现持续增长的主要推动力。随着智能手机、平板电脑对轻薄化智能化的不断追求，以及未来可穿戴设备、智能家居、智能汽车、物联网等领域的不断兴起，MEMS 产品的需求将有望出现爆炸式增长。2012 年全球MEMS 产品市场规模为110 亿美元，预计2018 年全球市场规模将达到225 亿美元，对应年复合增长率为12.8%。

2.3.4基于TSV 技术的3D IC 封装

当芯片封装技术达到CSP 标准（封装面积/芯片面积≤1.2）甚至WLP 封装技术使得封装面积/芯片面积达到平面封装的理论最大值1:1 之后，为了能够进一步提高封装效率，芯片封装方法逐渐由2D 向3D 升级。这样在原有芯片上堆叠上一个芯片就可以使芯片封装效率轻松提升一倍，从而也使相同封装面积内包含的晶体管数量增加一倍，有效利用立体空间。

目前，3D 封装技术主要采用Wire Bonding 技术为基础，把芯片进行三维堆叠之后，从每一层芯片上引出引线键合在基板上。不过，基于Wire Bonding 技术实现的3D 堆叠封装存在两个明显的缺点，一是芯片与芯片之间的连接非常远，二是每层芯片只能在四周进行引线键合使得I/O 数较少。

未来，TSV（Through Silicon Via，硅通孔）技术成为了替代Wire Bonding 技术，成为3D 封装主流技术的必然选择。TSV 技术使得连线长度缩短到了芯片厚度，传输距离减少到千分之一，可以实现复杂的多片全硅系统集成，可以显著缩小RC 延迟，提高计算速度，显著降低噪声、能耗和成本。

TSV 制造流程主要分为六个步骤：1.在芯片上打孔，2.在生成的孔内形成绝缘层、阻挡层和种子层，3.在深孔内镀铜，4.把芯片减薄到空的深度使铜柱下表面露出，5.把各层芯片进行堆叠，6.最终对堆叠好的多层芯片进行封装完成基于TSV 技术的3D芯片封装。

TSV 技术最初出现在了CIS 领域，最初CIS 采用陶瓷封装，打线键合体积庞大，并且成本非常高占到整个产品的30%。而采用TSV 技术的CIS 不仅封装体积显著下降，成本也明显降低。因此，CIS 成为了最早采用TSV 技术的领域，后来采用硅中介层可以集成DSP 芯片，实现了进一步减小CIS 尺寸的目的。

当前，TSV 技术应用最为广泛的是在2.5D 封装方法上，这是实现多芯片封装的基础。所谓2.5D 封装方法，就是把芯片用直径约为10um 的微型锡球贴合在一块硅中介层上，同时使用直径约为100um 的普通倒装芯片锡球连接到基板上，硅中介层的正反两面采用TSV 技术打通。基于TSV 技术的2.5D 封装方法，有效改进了由于芯片上线宽与基板上线宽相差几个数量级导致的对性能和功耗的影响，以及基板上线宽过宽导致的布线拥堵的问题。

基于TSV 技术的3D 封装相对于2.5D 封装，不仅是在硅中介层上采用TSV 技术，而且在芯片上也采用TSV 技术，使堆叠的芯片能够实现垂直互联，大幅减少3D 封装芯片间的连接距离，真正实现3D 封装优势，是未来先进封装技术演进方向。不过，目前这一封装方法还处在技术导入期，高速渗透期的到来还要依赖TSV 技术的继续进步和成本的降低。

据Yole Developpement 预测，3D TSV 封装技术将在2013 和2014 年进入高速渗透期，渗透率有望从2012 年的不到1%提升到2017 年的近9%。3D TSV 晶圆产值将从2012的40 亿美元左右增长到2017 年的385 亿美元，对应的年复合增长率高达58%。与之对应的3D TSV 封装市场规模将从当前的10 亿美元一下增长到2017 年的90 亿美元以上，年复合增长率更是高达64%。

3D TSV 技术的成熟和成本的降低将成为行业进入“S 型曲线”拐点的关键影响因素。该技术一旦进入高速增长期，潜在市场规模巨大，将给拥有该技术的封测厂带来巨大的成长机会。这是未来集成电路封装技术最值得关注的技术突破点之一。

未来随着封装形式向2.5D/3D 封装技术演进，半导体产业链各环节之间的关系将进一步融合。晶圆制造和封装测试将不再具有明确的分界线，两个环节将进行相互渗透。各环节的龙头厂商将在整个半导体产业链上拥有更大的影响力，因此看好技术优势明显市场规模大的龙头企业在未来将占据更大的市场份额。

2.4 阶段三：系统集成度快速提升

随着先进封装技术发展进步不断深化，现在基于这些先进封装技术已经涌现出了多种芯片组合形式。比较常见的有基于TSV 技术的2.5D 封装MCM（Multi chipModule，多芯片模块）组合形式和3D 封装Stacked（堆叠）组合形式，以及芯片封装外进行再封装的PiP（Package in Package）组合形式，和芯片封装上堆叠另一个封装芯片的PoP（Package on Package）组合形式。

总体来说这些新的芯片组合形式的出现，使得原来对单芯片进行封装的形式转变为对多个芯片进行同时封装，从而为把具有不同功能的芯片进行集成创造了条件。这样就可以通过对具有不同功能的单个芯片进行封装来实现系统功能集成的目的，最终封装好的芯片能够对外提供系统性功能，实现SiP（System in Package）封装。

SiP 封装符合当今消费电子轻薄化的趋势潮流，通过不同芯片组和的封装方法把MPU、Memory、Logic IC、MEMS、Analog/RF、Passives等具有不同功能的半导体元器件封装在一起，对外提供一套整体解决方案，大大降低不同半导体元器件所占体积实现微型化。并且通过SiP 封装还能减少芯片能耗，延长产品使用时间。从而显著提高芯片价值，这也将成为未来集成电路行业演进必然趋势。

 

3. 国内封装与测试行业五雄

3.1 长电科技：国内封测龙头，技术实力领先

长电科技是国内封测行业龙头，2013 年实现销售收入超过50 亿元，较行业排名第二的企业至少高出50%以上，在上市公司中更是遥遥领先。在全球封测市场中，长电科技2009 年首次挤入全球前十之后排名一直稳步提升，2013 年已经排到了全球第六，全球市场份额更是从2009 年的2%增长到了2013 年的3.4%，有望冲击全球第一阵营。

长电科技在规模优势的保障下对先进封装工艺进行了全面布局，综合技术实力也是国内领先，向全球龙头封测大厂看齐。在先进封装技术时代来临之际，公司有望成为获益最大的国内半导体封测厂之一。

公司Copper Pillar Bumping 技术和基于Bumping 的WLCSP 技术成熟，具有潜力的TSV 技术国内领先。2013 年长电Bumping 出货69万片，同比增长60%；当前产能已经增加到8.3 万片/月，预计年底之前产能还将扩到10 万片/月。WLCSP 去年出货量达18 亿颗，同比增长28.5%，今年增长强劲，预计全年增长在50%左右。公司TSV 技术已经能够实现1:10 的径深比，技术实力国内领先。

3.2 华天科技：三地布局完成，成本技术优势兼备

华天科技昆山、西安、天水三地生产基地布局完成，成本技术优势兼备，公司盈利能力丰厚。

公司经过多年的努力，现在终于已经完成了以昆山西钛走高端封装先进技术路线、西安华天中端封装配套路线、天水华天低端封装低成本路线的三地生产基地布局。

昆山西钛技术先进，是国内第二家拿到Shellcase 授权的公司，2010 年开始实现基于WLCSP 技术的CIS 产品量产，现在已经实现产量1.2 万片/月；独立掌握TSV 技术，并且Copper Pillar Bumping 技术也已经研发完成，预计今年下半年有望实现量产。西安华天将为昆山新增Bumping 产能配套完成后道FC 产能建设，并主要进行BGA、QFN 等中端封装。天水华天地处甘肃天水市，人力能源成本较低，在进行低端产品封装上成本优势显著。

图：华天科技三地布局完成

华天科技凭借高中低端三地布局，在上市封测企业中具有成本与技术兼备的优势。2013 年公司成为了国内上市非常企业中创造利润最高的企业，实现了2 亿元的归属于母公司净利润，为股东创造了丰厚的受益。

我们认为公司在先进封装技术方面也已经基本完成布局成长空间巨大，并且中低端产线地处中国西部成本优势显著，未来盈利能力稳步提升可期。

3.3 晶方科技：封测行业新秀，盈利能力出众

晶方科技是国内难得的专注于高端封装技术的封测公司，今年2 月10 日成功登陆A 股，是A 股半导体封测行业新秀。公司是国内最早获得Shellcase 授权的半导体封测企业，2005 年获得授权后2006 年实现量产，现在已经是全球第二大WLCSP CIS产品供应商。同时公司也凭借先进成熟的WLCSP 技术在美国大客户指纹识别订单上获得了突破。

晶方科技专注于先进封装技术封装并且技术优势明显，2013 年实现净利润率34%，盈利能力远远高于行业其它可比公司。公司未来成长路径明确，预计今年下半年公司12 寸产线开始量产，公司将能够提供更大像素的CIS 产品；并且指纹识别和MEMS 产品也将会尽快上量；未来安防与医疗领域也将为公司提供巨大的成长空间。

3.4 通富微电：积极谋求先进封装技术突破

通富微电作为我国第二大封装集团南通华达微电子子公司，在中端封装技术产品稳定增长的基础上，不断谋求实现先进封装技术突破。2013 年，公司BGA、QFN 等中端封装产品销售额同比增长35%以上，POWER 产品销售额同比增长40%以上；并且在FC 技术上实现了突破。

公司为了能尽快实现FC 先进封装技术的规模化生产，尽快把研究技术转化为生产效益，7 月1 日公布了定向增发预案。公司拟募集资金12.8 亿元，其中移动智能通讯及射频IC 封测项目拟募资7.9 亿元，智能电源IC 封装拟募资3.4 亿元，补充流动资金1.5 亿元。

移动智能通讯及射频IC 封测项目是基于FC、BGA 和QFN 等中高端封装技术，达产后产能为9.5 亿块，预计实现年收入和净利润9.02 亿和9855 万元；智能电源IC封装项目是基于PDFN（冲压双列扁平无引线）封装技术，达产后产能为12 亿块，预计实现年收入和净利润2.16 亿和2194 万元。

3.5 太极实业：谋求与海力士合作模式新变化

2009 年公司同海力士合资成立海太半导体，开始从事DRAM 芯片封测业务。两家公司约定，海力士在09-14 年间为海太半导体第一大客户，海力士每年付给合资公司投入资本10%的收益，折合每年4000 万美元。

两家公司合同到期，目前新的合作模式两家公司正在商议当中。我们预计三季度有望签订，新的合作模式将把设备折旧、成本节约、产量等因素都考虑在内，对公司有更大的激励作用。

 

4. 投资建议

半导体先进封装技术进入高速渗透期，国内封测大厂提前完成布局，未来几年受益巨大发展前景广阔。

建议重点关注已经完成先进封装技术布局，具有技术优势的长电科技、华天科技、晶方科技；同时建议关注近期可能会有新变化，出现新机会的通富微电、太极实业。

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