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4）FD-SOI MOS器件： 4.1 当MOS器件的特征尺寸不断缩小至22nm及以下时，提高沟道的掺杂浓度和降低源漏结深已仍不能很好的改善短沟道效应。在SOI绝缘层上的平面硅技术基础上提出FD-SOI晶体管。研究发现要使FD-SOI有效抑制短沟道效应，并能正常工作，绝缘层上硅膜的厚度应限制在栅长的四分之一左右。FD-SOI晶体管的沟道厚度很小，下面紧贴着埋层氧化物，栅的垂直电场可以有效的控制器件的沟道，从而降低了器件关闭时的漏电流，抑制短沟道效应。SOI晶片有三层：1. 硅的薄表面层（形成晶体管）；2.绝缘材料埋层；3.用于支撑的硅衬底。图3.和图4是CMOS集成电路体硅平面结构、FD-SOI结构与FinEFT结构对比。
掩埋氧化层是为了减少寄生结电容。寄生电容越小，晶体管工作越快。埋入氧化层薄到与沟道的深度相同，硅薄膜限定了源漏结深，且不存在远离栅极的泄漏路径。同时也限定了源漏结的耗尽区，减少源漏耗尽区横向扩展宽度，可改善DIBL，短沟道效应，亚阈特性，降低电路的静态功耗。此外，FDSOI晶体管无需沟道掺杂，可以避免随机掺杂涨落效应，从而保持稳定的阈值电压，同时还可以避免因掺杂而引起的迁移率退化。采用FD-SOI的功耗更低，成本更少。(图5B) 4.2 FD-SOI特点如下 4.2.1 FD-SOI优势 1.FD-SOI具有低功耗，防辐射，低软错误率，耐高温和EMC。2.漏/源寄生电容减小，,提高了器件频率，降低漏电流与功耗。与体硅CMOS相比，器件的延迟和动态功耗更低。3.具有背面偏置能力，还可以降低电源电压，20nm厚度的氧化埋层 类似第二个栅氧化层（衬底是栅极）衬底加偏置电压可以获得调节阈值电压VT效果。（加强栅对沟道的控制能力） 4.消除了闩锁效应。5.与硅工艺相容，可减少13-20%工序，具有更好的mos器件特性，SOI器件的亚阈值特性更好。5.浮体效应很小。6.FD-SOI的生态圈已涵盖工具厂商、IP厂商、设计服务厂商、芯片厂商、制造厂商等，以提供易于获取的即插即用方案，可以最大限度降低客户成本。 4.2.2.存在问题：1.自加热效应。在SOI器件中，有源薄体在氧化硅上，氧化硅是绝热材料。在工作期间，有源区域消耗功率产生的热量不容易消散。导致硅薄体的温度升高，降低了器件的性能。2.晶圆埋入氧化层的制造工艺复杂，价格较贵。晶片的成本高于体硅晶片，且SOI晶圆合格供应商的数量有限。 4.3 FD-SOI制造工艺（FEOL）;见附录1 4.4 SOI- FinFET 4.4.1 FinFET与SOI相比，FinFET目前在高密集成运算（性能高、能耗大）占据上风。具有更高的驱动电流。在FinFET中，应变技术可用于增加载流子迁移率。但FD-SOI的埋层氧化硅绝缘层切断了漏源与衬底的亚阈值漏电流，使器件可以彻底关断。结合两者优点形成了SOI- FinFET 4.4.2 在FD-SOI衬底中存在氧化硅埋层，FinFET结构里，源漏都是做在立起来的鳍上，面衬底几乎是用来支撑的，利用SOI晶圆和类似前述FinFET工艺，在鳍上面有源区可以形成SOI FinFET结构。如图Y/图Y1/图Y2。
IBM曾预言工艺技术到7nm工艺节点以后，FD-SOI也将从2D发展到3D，即发展为SOI FinFET工艺。FinFET鳍的下面连接着阱和衬底，还有可能在漏源与衬底之间漏电。若在源漏下方形成局部埋层氧化硅隔离，将鳍制作在埋层薄膜上，切断了漏源与衬底之间漏电通道，就成为SOI-FinFET结构。SOI-FinFET主要应用于频率较高和低功耗领域，如物联网和移动设备领域。 5）深度耗尽沟道DDC cmos器件 5.1 除了FD-SOI和FinFET之外，深度耗尽沟道DDC技术也可实现全耗尽型沟道。SuVolta使用淀积工艺在传统体硅平面型MOS沟道下方埋入PN结，当PN结反偏时，会在沟道下方形成耗尽区，可以起到和FD-soi在沟道下方埋入氧化物同样的效果。同时还可以减薄沟道的厚度。这样在栅极的控制下沟道便可以处于全耗尽的工作状态。 5.2 DDC技术在不影响速度、不降低性能、不增加生产成本的前提下降低功耗百分之五十，甚至可以降低功耗达百分之八十或更多。该结构在栅极加偏压时形成深度耗尽沟道。在典型应用中，DDC沟道包括几个部分：未掺杂或轻度掺杂区，VT设定区以及屏蔽区。未掺杂或轻度掺杂区去除沟道中的杂质以形成深度耗尽沟道。这将减小随机杂质波动从而实现降低VDD，并提高载流子迁移率以增加有效驱动电流。 VT设定区设定晶体管阈值电压而不影响载流子迁移率。该区也将改善传统mos器件的VT分布。 屏蔽区起屏蔽电荷并设定耗尽层深度的作用，并且其基体效应使得在需要的时候通过偏压动态调节VT成为可能。晶体管的沟道部分由于形成多重不同浓度的杂质层，减少杂质波动这一造成阈值电压(Vt)不均的重要因素的影响，从而达到降低电源电压的目的。 5.3 成本领先是企业竞争第一策略。降低功耗并控制成本是物联网市场的关键，已成为半导体行业的最大课题之一。DDC是Si基底的耗尽型沟道器件，通过简单的体硅平面加工工艺制成,因采用传统的平面CMOS结构，替代昂贵的3D工艺也避免使用SOI初始晶圆的高额成本。 5.4制造DDC不仅可以使用现有的生产线装置，同时在电路设计方面也可以灵活运用现有的装置。使得半导体供应商和制造商能够继续使用他们已有的设计和IP流程，从而节省设备和设计改变所带来的天价成本。 5.5 DDC通过降低工作电压来实现低功耗运行。通过控制VT波动提高器件参数. 1.工作电压降低百分之三十而不影响效能; 2.大幅降低漏电流; 3.允许芯片不同区域的电流大小不同.4. 提升良品率。5.DDC器件允许设定多重VT，6.提高沟道载流子迁移率从而增加驱动电流至少10%;7.减小漏极引发势垒降低(DIBL);8. 提高基体效应系数以实现更佳VT控制。DDC具有在超低电压下可保证器件正常工作与超低漏电技术。在相同的工作速度下，55nm DDC较传统55nm CMOS工艺降低了46%的总体功耗，较传统40nm工艺降低了18%。此外，超低漏电器件也将泄漏电流从皮安(pA)即10-12A降低到毫皮安(fA)即10-15A。 l 有人说富士通等小公司因资金不充裕，无法加入SOI-FinFET竞争，因而DDC受到类似富士通之类小公司的青睬，我国中小IC企业资金比富士通充裕吗？ 5.6 .DDC-FinFET器件：与SOI-FinFET类似，在立体的鳍（Fin）源漏下方形成DDC，则形成了3D立体DDC-FinFET器件或在鳍上制作DDC器件，三面包围栅同时用高k金属栅。同样能够发挥FinFET的优势和DDC的优势，使器件性能进一步提高。 l 因为FD-SOI-FinFET器件在集成电路中被埋层和浅槽隔离二氧化硅隔热层包围，散热困难。而DDC是体Si衬底的器件，在DDC基础上制作FinFET散热效果要好许多。从而不仅解决了FinFET漏源极通过衬底漏电问题，还解决了SOI-FinFET散热问题。增强栅极对沟道的控制能力。形成较低成本的全耗尽鳍式3D立体DDC-FinFET集成电路。不使用价格昂贵的SOI晶圆，故较SOI-FinFET成本降低且没有浮体效应。且驱动电流也能增大。 l 此外DDC-FinFET由于是立体结构，比平面DDC在相同面积晶圆基片上器件密度增加了许多，而制作在立体鳍上的沟道宽度增大使驱动电流增加。 l DDC-FinFET可以这样做;在类似SOI FinFET埋层氧化层(BOX)处做DDC（见图Y）。例如先在衬底上淀积各种层制作pn结，然后利用SADP做鳍，在鳍上制作FinFET，在鳍或衬底做引出端以便控制pn结反偏，形成耗尽层，减少漏电流。 4. 其他纳米器件： 6.1为提高纳米器件性能，还出现了环绕栅无结场效应器件GAAC。在SOI衬底上圆柱体器件漏源掺杂都是P型（无结）。绝缘介质栅将整个圆柱体沟道包裹，其外层包裹金属栅（图GAAC-a透视图）。沟道内多子（空穴）在圆柱体内由源到达漏极。通过栅极偏置电压使沟道内多子积累或耗尽，控制沟道电流，还可采用高迁移率Ⅲ-Ⅴ族化合物替代应变硅沟道提高器件速度。如图GAAC： 总之，各种工艺都是要提高纳米级器件的载流子速度和驱动电流，同时要最大限度的减小漏电流，降低功耗。电子开关（纳米MOS器件）输出电平1,0要显著分明。 6.2据说3nm工艺节点，三星便开始抛弃FinFET 技术，转而采用GAA（环绕栅极）纳米技术。三星的GAA技术叫做MBCFET(多桥通道场效应管)也是3D立体结构。其他新型纳米器件还有：无结场效应管、量子阱FET、及硅光子技术、碳纳米管，石墨烯、二硫化钼等等. 6.3 立体堆叠封装.除了在晶圆上实现3D立体芯片之外，为了减少便携式、穿戴式设备体积，发展了MCM/TVS/SIP等3D立体堆叠封装技术。一块PCB上可能有许多IC芯片，占用大量的空间。但多芯片组MCM将多个裸片堆叠封装在一个外壳里减少了设备体积,如封装图2
更小体积的3D立体堆叠封装技术如封装图1是TSV(硅片上穿过通孔连接的堆叠封装）。 附录1：FD-SOI制造工艺举例（FEOL先栅工艺）
附录2：平面体硅的先进制程应用于立体集成电路FinFET。 3.1隔离：集成电路芯片是数以亿计MOS晶体管紧密的连接集成在一个硅衬底（晶圆）上，硅衬底电阻率仅几十欧姆-厘米。为确保不同的器件相互之间的电学隔离（相互绝缘）。又避免隔离区占用面积大，浅槽隔离STI工艺在0.18μm以后代替了LOCOS。采用刻蚀浅槽填充厚二氧化硅淀积层形成隔离区，STI改善寄生晶体管及栓锁效应。FinFET同样需要浅槽隔离。 （众所周知，PCB电路板上的各种元器件除了引线（含外壳）与电路连接之外，其他地方互相没有电连接关系，即互相隔离） 3.2 平坦化，由于特征尺寸不断减小，光刻线条越来越细，要保证在平面上极高的分辨率，光刻焦深灵敏度提高了。在凸凹不平的面上，有的地方分辨率会很低，导致光刻曝光边缘不清晰，腐蚀后图形变形，芯片的性能质量和可靠性受到威胁。因此光刻之前晶圆必须平坦。化学机械抛光CMP能够在化学反应和机械力作用下将晶圆精确均匀的把硅片抛光到所需要的厚度和平坦度。（氧化物抛光所用的磨料与钨抛光、铜抛光所用的磨料不同。被抛光材料不同，磨料也不同）。CMP重要的一点是终点检测，即研磨到预期材料厚度时的检测。例如当抛光二氧化硅时，研磨到氮化硅层时，由于氮化硅密度、硬度比二氧化硅强度大，成为研磨抛光的阻挡层，阻止了过度研磨抛光，称氮化硅为抛光二氧化硅的停止层，也由于仪器检测到氮化硅，抛光机报警或自动停止即终点检测。 但CMP也带来了对硅片的污染，包括磨料颗粒、被抛光材料残渣、磨料带来的化学沾污。还有CMP过程因压力而机械性的镶嵌入硅片表面的颗粒、由于静电力和范德华力而物理粘附在硅片表面的颗粒。CMP后的清洗非常重要，包括双面毛刷擦洗、兆声清洗、高压去离子水洗和旋转清洗干燥设备。为避免毛刷被颗粒沾污，要使用稀释氢氧化铵液体冲洗硅片和毛刷结合。有时清洗液中加入双氧水清洗或稀氢氟酸短时漂洗。现代的CMP设备将CMP工艺与清洗工艺集成在一起形成硅晶圆“干进/干出”设备。 3.3高k金属栅：随着集成度不断提高，器件几何尺寸不断缩小，工艺也在不断改进。 为了抑制短沟道效应【注1】}，提高栅极对沟道的控制能力，提高栅极电容，栅氧化层厚度不断减薄。对于厚度大于4nm的栅氧化层，SiO2是理想的绝缘体，不会形成栅漏电流。当纯二氧化硅厚度小于3nm时，衬底的电子以量子形式穿过栅介质进入栅极，形成栅极漏电流。（量子隧穿）栅极漏电导致功耗增加，IC发热且阈值电压飘移，可靠性降低。为提高介质绝缘特性，当特征尺寸达到0.18μm时采用氮氧化硅代替二氧化硅。特征尺寸进入90nm节点，单纯减薄二氧化硅尺寸不能满足器件性能的要求了，于是采用提高氮氧化硅中含氮量以增加介电常数k，但SiON厚度低于14Å会严重遂穿，栅极漏电剧增。45nm节点之后氮氧化硅已经不能满足mos器件正常工作的要求，开始使用高k介质HfO2代替SiON来改善栅极漏电问题，同时采用金属栅解决费米能级钉扎和多晶硅栅耗尽问题。 高k金属栅HKMG.采用高k介质材料替代SiO2。二氧化硅k=3.9,氮氧化硅k=4~7，高K介质(HfO2和,HfSiON）=15~25。同样等效氧化层厚度时，高k材料的物理厚度是SiO2的3~6倍。因此用较厚的高k介质即避免了隧穿，又能有效控制栅极通断。[EOT=（ko/kh）Th]。 HKMG分为前栅工艺和后栅工艺，45nm及以前HKMG由前栅工艺，(多晶硅栅中嵌入高k介质和金属）技术取代了SiON作为栅氧化层。特征尺寸28nm及更小时，采用栅后工艺，（置换金属栅）。后栅工艺是先制作多晶硅临时栅和栅氧化层，在ILD完成之后刻蚀掉多晶硅临时栅和栅氧化层，由HKMG填充原来多晶硅栅极的位置（栅很小）。此工艺对台阶覆盖均匀度要求高，要用原子层淀积ALD淀积高k介质和分别适合pmos与nmos功函数金属。PMOS金属栅采用TiN,（或TaN）NMOS采用TiAlN（或TaAlN）作为功函数金属层。后栅工艺在淀积完功函数金属后，要淀积阻挡层/粘附层Ti/TIN，再CVD淀积铝子晶层，之后再淀积铝将金属栅极连接出去（用热铝）。 【注1】短沟道效应：当源漏耗尽区宽度之和接近沟道长度时出现短沟道效应，导致源漏穿通，漏电流很大，因漏源穿通发生在阱内部，降低漏源结深，提高沟道掺杂浓度，降低耗尽区宽度，增加口袋注入降低了漏源穿通可能性，抑制DIBL。采用轻掺杂漏LDD和侧墙工艺改善了热载流子注入效应，从而降低短沟道效应。为提高栅极控制漏源电流能力，诞生了HKMG工艺解决了栅极漏电问题，并将其应用于FinFET。 3.4热载流子注入和LDD：为了提高集成度、提高工作速度降低功耗，器件尺寸不断缩小，但工作电压没有按比率缩小，60年代栅长Lg=20μm,工作电压5V，当栅长L=0.35μm时工作电压3.3V，栅长Lg=45nm时工作电压1V。（栅长缩小20μm/45nm=444倍，而电压缩小5V/1V=5倍）可见工作电压没有按比例缩小。因此沟道电场强度E=V/Lg不断增强（漏极附近电场最强），导致载流子速度不断增加。它们碰撞电离产生新的热载流子进而发生雪崩效应，载流子越过Si/SiO2势壘进入栅极形成栅电流（即热载流子注入效应）。导致器件性能退化。为此采用LDD结构（轻掺杂漏：就是在栅极边界下方与漏源之间形成低掺杂的浅结扩展区，配合重掺杂漏源使漏区掺杂分布为缓变结，从而降低了漏区附近电场强度。这些浅漏源延伸区的漏源pn结面向沟道的结面积减小，距沟道稍远处连接掺杂较重的结深较深的漏源，缓变结使耗尽层相对沟道扩展范围较小）。LDD改善了热载流子注入等短沟道效应。 【注2】mos器件工作时，载流子从源向漏运动。沟道横向电场强度不断增强，载流子在漏端高电场获得能量加速，在强场区发生碰撞电离，这些高能载流子不再与晶格保持热平衡，具有高于晶格热能（KT）的能量，故称为热载流子。热电子会越过Si/SiO2界面的势垒形成栅电流，热空穴会流向衬底形成衬底电流。这种由热载流子形成的现象称为热载流子注入效应。见图LDD及电场分布示意。 3.5 口袋注入：短沟道效应产生亚阈值漏电（栅压未达到强反型时，出现较大的漏源电流即亚阈值漏电）。为减少亚阈值电流，增加一次沟道离子环状注入即口袋（pocket）注入以增加沟道区和漏源区衬底的杂质离子浓度，减小漏源与衬底的耗尽区横向扩展宽度（防止漏源穿通）。见示意图口袋注入。 口袋注入用于0.18μ以下的短沟道器件，（注入离子与阱同类型，n阱注入n型杂质，p阱注入p型杂质）注入深度大于LDD深度。
3.6侧墙:为了掩蔽LDD结构，防止重掺杂源漏离子注入影响轻掺杂漏，侧墙位于LDD正上方（详见前面的图LDD）。90nm以下节点采用双重侧墙，多晶硅栅刻蚀完淀积一层氮氧化硅50~150Å成为补偿隔离，补偿隔离刻蚀后留下20Å氧化层。LDD注入之后，再做主隔离如图7
3.7应力技术：特征尺寸90nm及以下时，短沟道效应亚阈值电流成为发展的阻碍，提高沟道掺杂在一定程度可抑制短沟道效应，但这样会增加沟道库伦散射，使载流子迁移率下降，导致器件速度降低。通过选择性外延应变硅技术可以提高载流子迁移率。（淀积硅在绝缘体上很难成膜，但在硅衬底暴露区可外延生长之，即选择性外延）NMOS漏源生长SiC,PMOS漏源生长SiGe。此外，随着源漏结深减小，源漏区硅的厚度不足以形成金属硅化物，而外延生长应变硅凸起则增加了源漏区厚度。 应变硅SiGe嵌入PMOS漏源区，在90nm逻辑芯片工艺首次使用。改善空穴迁移率和接触电阻。可调节阈值电压。器件性能增强。 3.8.金属硅化物：特征尺寸下降到0.25μm以下，为减小短沟道效应，结深不断缩小，使得有源区电阻增加。金属互联接触孔不断缩小也导致接触层电阻变大，为此采用金属硅化物减低漏源区及引线孔接触电阻（同时多晶硅也形成硅化物，降低局部互联电阻）。特征尺寸在0.5μm~0.25μm时采用淀积Ti形成钛金属硅化物，特征尺寸在0.18μm~65nm时采用鈷Co金属硅化物。特征尺寸在65nm以下时采用Ni-Pt金属硅化物。（在镍靶中加入5%~10%的铂），镍铂合金淀积后两次RTA退火形成低阻的金属硅化物。（加入Pt有利于接触面均匀性，阻止镍在硅中快速扩散而导致栅极产生翅膀型镍硅化物。）第一次退火后去除没有反应的NiPt.用稀85℃王水或盐酸+双氧水。但常用硫酸+双氧水比HCl基效果好。为了保护Ni-Pt膜层用PVD淀积盖帽层TiN保护Ni-Pt膜。 3.9超低K介质，铜互连：超低k介质IMD铜布线，集成电路中多层金属布线层之间的介质厚度约0.5μm,它们之间的分布电容不可忽略，特别是速度较快时。降低分布电容和连线电阻才能提高器件速度，因而采用铜布线互联同时采用低k介质层减少RC延迟。（0.13μ以上使用铝互联线。0.13μ以下铜互连）。深亚微米器件用低k介质（掺氟硅玻璃代替二氧化硅减小寄生电容），0.25μm技术节点，RC延迟不可忽略了，要降低容抗。由C=KA/d知.因几何尺寸A/d不变，只能减小k。二氧化硅k=4.掺入某些元素，可以降低k。碳掺杂氧化硅CDO介电常数3.0.在65nm采用低k材料≤3.2，纳米器件用超低k材料≤2.5.空气隙架构≤2.0.从而降低C容抗。铜互联代替铝降低R。 例如：通孔1和金属2（双镶嵌）：淀积IMD2：SiCN 500Å,含低k的PECVD氧化硅-黑金刚石6000Å。光刻/刻蚀通孔，通孔中填充BARC并淀积一层LTO,(低温氧化物）光刻刻蚀，布线槽与通孔联通，去除BARC并清洗后淀积Ta/TaN和铜种子层，铜电镀，CMP平坦化。重复上述达到多层布线目的。最顶两层较厚，分别是无源元件电阻电容层和顶层铝电源线及封装用的键合压焊盘窗口。最后淀积氮氧化硅、硼磷硅玻璃、氮化硅层钝化层密封。 7.后记，芯片国产化几点建议： 1）尽快普及集成电路芯片制造知识。在引进人才的同时，要培养一批熟练精通集成电路制造工艺的人才。除了加强EDA/TCAD教学外，建议高校微电子专业要加强实践与知识经验的培训，要有一定规模的半导体车间供学生较长时间实践实习（七十年代清华大学电子系一楼有集成电路车间）强化动手能力和项目管理能力。芯片制造行业许多专利都来自实践经验与大量数据的结晶，芯片制造技术的提高来源于工艺实践，特别是芯片制造工艺中的Know-how，是经过大量反复试验、测试总结出来的经验数据和方法。 2）制造半导体器件依赖于设备，设备使用极致方可以提高工艺水平。如何制造出与TCAD模拟设计的器件性能一样的器件且具有重复性、再现性、均匀性及高良品率；如何测量检验出你做的IC器件性能参数及可靠性与TCAD模拟的一样。要靠动手实践下真功夫。 工艺改进，工艺创新，与设备仪器创新改造要紧密结合。半导体设备（含仪器）厂必须紧密与半导体制造厂fab结合，按照fab要求改进设备性能，以提高芯片质量。先进设备必须有技术精通的工匠操作才能将设备性能发挥极致。半导体行业也要有大量鲁班类型的工匠，才能在现有设备基础上尽快实现现进芯片国产化。 3）芯片制造不仅要性能好、质量高、价格合理，还要有忠实的客户群。只有生产线连续运转，才能确保按计划摊销昂贵的设备投资。开工不足，芯片成本就会增加。市场销售也是重头戏。代工厂foundry必须有许多根据市场需求而设计适销对路的芯片的设计公司Fabless作为客户。类似PCB厂，要有许多通信/电子厂不断设计出不同的PCB版图，由PCB厂加工一样。有了众多的大大小小的设计公司Fabless，则大大小小的代工厂foundry可以维持一定的经济规模生产。foundry众多则互相竞争，提高质量，降低成本。使设计公司利润空间加大。还要有类似兴森快捷快速加工PCB样板那样的芯片代工厂，为Fabless快速加工芯片样品，以便设计公司尽快占领市场。此外，芯片市场扩大，使得半导体设备企业、原材料、化学品等企业也能降低成本提高质量，从而促进芯片厂foundry设备、材料国产化，且整机设备性能质量提高。整个产业链、供应链成本低而质量高，才能在提高国内外市场的竞争力。芯片国产化才能良性循环，螺旋上升。重视并支持中小Fabless和foundry在芯片国产化过程中必不可少。 4）组织半导体工艺技术交流和技术市场，有偿分享积累的经验和Know-how。群策群力进行技术攻关。不要闭关自守，不要同行是冤家互相保密。国外阻止技术输入我国，我们就要互相激励和帮助，将芯片制造技术搞上去。（上世纪七十年代半导体技术交流与分享曾极快促进IC技术普及） 5）加强企业管理，扩大市场，降低成本，重视资金现金流的同时提高芯片质量。foundry内部要实施精益生产、统计制程管理spc、质量体系和6σ管理等。建立合理的激励机制，全员持股。君子喻于义，小人喻于利。有制度就要实施，实时检查监督PDCA（硬件软件结合，电脑程序自动检查），奖惩分明，强调执行力。创出一条芯片国产化的新路。 不妥之处请指教，谢谢！ 张红专MBA 保定无线电实验厂（原保定无线电二厂）高级工程师。2019.4.1 |
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