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本公众号【读芯树：duxinshu_PD】主要介绍数字集成电路物理设计相关知识，才疏学浅，如有错误，欢迎指正交流学习。 这是集成电路物理设计的第六个系列【Physical Verification】的第十三篇文章，本篇文章主要介绍ESD相关内容： 什么是ESD? ESD = ElectroStatic Discharge (静电泄放) ESD事件指的是在不同的电势体相互接触（靠近）时，静电电荷发生转移的过程，ESD的本质是电荷转移。 在IC制造、封装、测试和组装的过程中都不可避免发生ESD事件。 ESD对IC来说，就相当于闪电对于建筑物，它是一个瞬态大电流的过程。 
ESD的电压在1～15kV，持续时间很短，rise time在1～10ns左右；EOS(Electrical OverStress)的电压在16V左右，持续时间长（1-10ms）。 
ESD对芯片的损失主要为三种：结击穿，栅氧化层击穿，金属线/通孔融断。 
ESD/EOS占整个芯片失效比例在三分之一左右。 
ESD Models
不同的ESD事件有不同的ESD特性和损伤能力，需要对不同的ESD使用不同的ESD Models。 ESD事件的仿真模型： HBM: Human Body Model (人体带电模型)MM: Machine Model (机械带电模型)CDM: Charged Device Model (充电器件模型)FIM: Field-Induced Model (电场感应模型)一般在实际ESD测试过程中，只需要考虑HBM和CDM模型就可以，HBM模型代表静电从外部环境到芯片的PAD上，可通过防护服，静电手环进行防护；CDM模型是静电电荷积累在芯片内部，当芯片管脚接触地时，静电从芯片内部泄放到地，这种静电泄放时间很短，只能依靠芯片内部的ESD保护器件泄放，对芯片的损伤更大，需要格外注意。
ESD 设计窗口
ESD设计窗口指的是ESD器件正常工作的区域。 在芯片正常工作时，ESD器件应该处于休眠不工作状态，所以ESD器件的触发开启电压要大于VDD，一般取1.1*VDD，这主要是防止发生Latch-Up问题，同时VDD也会存在波动。 导致ESD失效的原因一般有两个：一个是电压过大，导致ESD器件的栅氧化层或漏极的结击穿；另一个是电流过大导致的ESD器件的热失效。 
ESD设计窗口由电路中最长的ESD泄放路径决定，这是因为最长的ESD泄放路径是最差的ESD泄放路径。（如果ESD泄放路径很短，则ESD会及时泄放掉，不会对芯片造成损伤，只有当ESD来不及泄放时，才会对芯片造成损伤）。
全局ESD保护
输入/出端保护单元一般是Diode器件（Gated Diode或者STI Diode）和ggMOS器件(gated ground MOS)。 Power Clamp器件用于VDD到VSS的ESD泄放，一般的Power Clamp器件包括三部分：ESD探测部分，延时和保持部分和ESD泄放big MOS部分。ESD的探测部分主要有两种：一种是通过RC电路实现，一种是通过R和Diode串实现，不同的探测种类有不同的优缺点。
ESD测试
参考文献 E. Amerasekera, et al., ESD in silicon ICs. 2002Oh,Kwang-Hoon, “ESD”, the power franchiseWhite Paper 4 “Understanding-Electrical-Overstress”, ESD Association, 2016 A. Amerasekera et al., ESD in Si ICs, 1995K. Banerjee et al., IRPS 1996Wang A Z H. On-chip ESD protection for integrated circuits. 2002.White Paper 2: A Case for Lowering Component Level CDM ESD Specifications and Requirements, ESD Association, 2009Ker M D, TED, 1999 H. Gossner, et al., VLSI Technology, 2013ESD Protection in CMOS Integrated Circuit
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