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Latch-up的防护 1. 在基体（substrate)上改变金属的掺杂,降低 BJT 的增益,使用重掺杂衬底,降低Rsub值,减小反馈环路增益。 2. 使NMOS和PMOS保持足够的间距来降低引发SCR的可能。 3.Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell 和Rsub的阻值。
4. 增加一个轻掺杂的 layer 在重掺杂的基体上，阻止侧面电流从垂直 BJT 到低阻基体上的通路。 5.增加Rs2和Rw2或者减小Rw和Rsub可以增加电路的保持电压。
6. 使 nmos 尽量靠近 GND，pmos 尽量靠近 VDD,保持足够的距离在 pmos 和 nmos 之间以降低引发 SCR 的可能 。 7. 除在 I/O 处需采取防 Latch up 的措施外，凡接 I/O 的内部 mos 也应圈 guard ring。 8. I/O 处尽量不使用 pmos(nwell)。 9. 使用 Guard ring: 1）.多子GuardRing ：P+ Ring环绕NMOS并接GND；N+ Ring环接PMOS并接VDD。使用多子保护环可以降低Rwell和Rsub的阻值，且可以阻止多数载流子到基极。 2）.少子GuardRing ：制作在N阱中的N+ Ring环绕NMOS并接VDD；P+Ring环绕PMOS并接GND。使用少子保护环可以减少因为少子注入到阱或衬底引发的闩锁。如果可以，可再增加两圈 ring。 |
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