D触发器二分频电路

如下电路，输入信号为clk，输出信号为非Q

Single Positive-Edge-Triggered D-Type Flip-Flop With Clear and Preset datasheet (Rev. C)

如下真值表所示

1/2/3：非Q的输出状态取决于非PRE和非CLR，可以通过控制这2个信号无视CLK和D来改变输出状态，本案例中并不需要这样的控制方式，所以均接高电平，但是为了保证初始输出状态稳定，在其中一个信号上加了电容用于制造一高一低的状态

4/5：非PRE和非CLR为高的情况下，有clk输入后，在其上升沿时，根据D的电平状态决定输出，由于非Q始终和D相反，将其接在一起后，非Q就会在每个CLK上升沿翻转一次，实现二分频；如果选用Q作为输出，那么就要接一个反相器再接回D

需要注意，这种方式分频得到的信号占空比固定为50%，因为只有在clk信号的上升沿才会Q和非Q才会翻转，也就是高低电平的持续时间固定为clk的一个周期长度

将D触发器的Q非端接到数据输入端D即可实现二分频，说白了就是CLK时钟信号的一个周期Q端电平反转一次，很好理解。

S 和R 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当S=1且R=0时,不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0；当S=0且R=1时，Q=1，Q非=0，触发器置1,S和R通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。