《FinFET

 

继续为小平敬上第二篇《FinFET-MultiGate Transistor》，希望你笑纳。

讲起FinFET当然是很advanced的东西，尤其大陆现在还停留在28nm的时候，自然对这玩意还很陌生，不过究其源头还是要从传统的平面MOS讲起。

传统的MOS我们已经非常烂熟于胸了，靠栅极控制Gate的“开”和“关”，所以很多国内的做MOS的人都说是“门电路”，或者说“开关管”。也有很多教材直接比喻成水龙头，这些都是很不错也很形象的比喻。当然要求就是开的时候就要沟道电流要大，关的时候漏电流要尽可能小。

 

要满足上面提到的“High Ion”以及“Low Ioff”，那我们就来探讨一下传统MOS在这两块是如何突破的？首先讲'High Ion'，它取决于Gate对沟道的控制能力，也就是书上讲的跨导(Gamma)，而这个东西主要取决于Cox，所以我们一直在减小GOX的厚度，并且一路发展到Advance的HKMG，当然Isat还有一个决定因素就是载流子的迁移率(Carrier Mobility, μ)，它取决于晶格以及应力，所以到了High-K时代的时候需要引入Strain Silicon或SiGe来提升迁移率。接下来到“Low Ioff”，它主要来自Short-Channel-Effect (SCE)，也就是DIBL效应，或者叫做“沟道长度调制效应” (我觉得他们都是一样的原理只是命名不一样而已)。所以要降低Ioff就必须要降低DIBL效应，所以传统的做法是LDD+Spacer+ Pockage + AntiPunchThrough等等。(这些理论如果不懂，可以查阅前面关于MOSFET的文章)

到了HKMG时代，我们的Cox足够大的时候，沟道表面的Subthreshold漏电以及DIBL漏电都应该没有问题了，主要的漏电来自于远离沟道表面的PN junction到Well里了，所以到了28nm再往下就衍生出FD-SOI制程，做一个BOX (Buried OXide)使得PN junction停留在BOX上，这样就解决了Body漏电的问题。(详细参阅我之前的文章绝缘体上硅(SOI)>)

从FD-SOI继续往下shrink的时候，PN junction也再shrink(UTB: Ultra-Thin-Body MOSFET)，Metal-Gate的line也在shrink，又遇到新的挑战。第一个挑战是随着Gate长度减小，Gate Line的random roughness已经足以导致Line宽度的Uniformity变得不可控了(就类似GOX厚度薄到一定程度已经薄到比原子直径还小就没法再薄了)，第二个挑战是Thin-Body带来的掺杂原子随机跳跃(RDF: Random Dopant Fluctuation)，因为沟道长度太小了，源漏极的电子随机就可能进入沟道里面，导致沟道浓度发生变化，Vt不可控。

虽然遇到了上面的两个挑战，人类不会就此罢休，所以发明了Double-Gate MOSFET，因为我们上面讲了，主要的漏电来自于沟道下面的Body，可是我又不能降低Body厚度，所以发明了不降低Body厚度，我在body两边各加一个Gate夹击Body区总可以了吧，类似JFET的原理。

 

但是这种Double-Gate没法生产，总不能把Wafer减薄然后在背面再做一个Planar-Gate吧？所以就想办法把Source/Drain立起来，两边各加一个Gate形成一个十字架夹击沟道，而这两个Gate类似鱼的鳍(Fin)，所以叫做鳍型场效应晶体管(FinFET)。从此占领半导体界超过40年的平面MOSFET被3D的FinFET取代。

 

接下来讲一下FinFET的结构及原理，我们还是把它尽可能翻译成传统的平面MOSFET，结构上讲，它的Source/Drain都被立起来了，而Gate是在中间的两边夹起来的，所以沟道长度“L”就是中间夹起来的Gate的长度，而垂直方向自然就是沟道宽度“W”也就是Fin Height (H_fin)，而Source/Drain的宽度也就是Fin的宽度(W_fin)，每两个Fin之间的距离就是Fin的pitch(P_fin)，这些只能看图理解了。

有个有趣的现象是，Lg与W_fin的比值直接影响了DIBL，UC-Berkeley在2001年在IEEE上发表的研究表明Lg/W_fin必须>1.5才能有效抑制DIBL (原理我还没想通)。而Lg必须越小越好，因为它直接决定了Idsat，所以W_fin必须是Lg的2/3。重点来了，在FinFET里面，最小尺寸已经不是传统MOSFET的沟道长度Lg了，而是Fin Width (W_fin)，所以所谓的16nm或14nm都是指W_fin，千万不要搞错了！所以W_fin才是黄光制程的挑战。而且Fin越小对Hot-Carrier越好。

那么这W_fin怎么做呢？比较经典的是用“Spacer”技术实现，这样就不依赖黄光制程了。而且U%也能得到保障，而Fin-pitch就取决于形成spacer的那条line的宽度，当然这个pitch也不是越小越好，要根据fin的高度来balance，因为要考虑等下Source/Drain离子植入的Shielding Effect。

 

另外在FinFET的结构上，还有Double-FinFET (DG-FinFET)和Tri-FinFET之分，主要差别在于那个Fin被Gate包围的部分有三个面，两侧肯定是Gate区域了，一个叫Front Gate(1st Gate)，一个叫Back Gate (2nd Gate)，那么顶部呢？如果顶部是厚Oxide则它不属于Channel则称之为Double Gate，如果顶部和侧边一样是薄GOX，则称之为Tri-Gate。前者(DG-FinFET)的好处是厚的GOX充当了Gate蚀刻的阻挡层(Hardmask)，所以不需要特别高的Gate蚀刻选择比。但是Tri-Gate的驱动电流比较大因为沟道宽度增加了(W=W_fin+2*H_fin)。当然还有Quard-Gate就是包一圈的，那种process太复杂了，我就不介绍了。

 

另外再介绍什么叫SOI-FinFET？什么叫Bulk-FinFET？上面介绍的FinFET结构，我们可以看出源漏都是立起来的结构，所以几乎不需要衬底了，所以在FinFET结构里面Substrate几乎是用来支撑的，然后在上面长一层厚厚的Field OX隔离开，然后在上面做源漏Si或者SiGe的沉积和蚀刻即可，所以我们称之为SOI-FinFET结构，但是这种结构就是有SOI技术天生的缺点，无法导热(参阅《绝缘体上硅(SOI)》)。所以逐渐Bulk-FinFET成为主流并且制程更加简单。

最后介绍一下FinFET的Layout，其实在layout上应该还是和传统的CMOS一样，只是Source/Drain变成了条状，这个比较容易理解。

 

还有一个跟Layout相关的因素就是晶向，我们都知道在不同晶向上载流子迁移率是不同的，<111>比<100>大，所以BJT用<111>而MOSFET用<100>，因为<100>的界面特性比较好。但是到了3D时代，你的Layout角度发生变化的时候你的电流走向就会朝着不同晶向在走，所以很容易有的朝着<110>，有的朝着<100>在走，这样的结果就是各个晶体管之间的Idsat不同了。如果我们继续选用<110>晶向平边的衬底，则垂直衬底表面为<100>晶向，则Fin的垂直于平边时，它的鳍(Fin)为(110)晶面，此时电子迁移率下降，空穴迁移率上升。如果Fin与平边成45度夹角，则Fin的晶面为(100)，迁移率变化则相反。(我也不懂书上看来的)

讲完了Normal的FinFET结构，我们继续来讲FinFET如何做HV器件，因为我们的CPU的供电一定都是外围电路(18BCD)，所以输入给处理器的电压一定是>=1.8V的，所以FinFET一定要有1.8V或者3.3V的HV器件来处理电压给Core FinFET，那如何做HV-FinFET？其实也很简单就是在Drain端加一个漂移区(Drift)的Fin-Extention即可。

 

制程难点以及Inline量测的challenge我就直接引用AMAT的material了，我也不懂期待有人来补充吧。