引言集成电路制造工艺发展的直接动力来自于单位晶体管制造成本的不断降低和晶体管性能的不断提高的要求。 第一、增大晶圆的尺寸这是降低制造成本最直接的方法。晶圆尺寸的增加意味着同样的工艺步骤能生产出更多的芯片，从而降低晶体管的成本。如表2.1可见，50年的发展，晶圆尺寸从25mm增加到300mm，目前450mm的设备正在研发当中。这一领域正在产生重大的技术进步，而半导体制造商与供应商正进行对话，以评定300mm和450mm晶圆的标准与生产力改进情况。对相关情况的经济分析也正在对研发投入、利润、投资回报和资助机制的分析和建议等进行检查。 晶圆尺寸的增大需要对设备提出更高的要求，比如在均匀性（uniformity）方面。 第二、降低晶体管的几何尺寸（geometric scaling）集成电路的几何尺寸在几十年中降低幅度达到500倍以上。这是降低晶体管制造成本和提高晶体管性能的最有效的方法。几何尺寸的降低，直接地增加了单位面积上的器件数目，从而降低芯片成本，同时提高了晶体管的电学性能，如能耗、速度等。而相对应地，几何尺寸的不断降低要求集成电路制造工艺也做出不断的改进。而当半导体行业演进到90nm技术节点或更小尺寸时，单纯的几何尺寸缩小，不能够满足晶体管的性能提高，需要一些其他的手段来提高晶体管的电学性能，例如等效扩充（equivalent scaling）。 第三、超摩尔定律（More than Moore，MtM）“超摩尔定律”的做法通常会让非数字功能（例如射频通信、电源控制、被动组件、传感器、驱动器）从系统板级转变到特定的系统级封装（SiP）或系统级芯片（SoC）的潜在解决方案，并最后进入叠层芯片系统芯片 （Stacked Chip SoC，SCS）。这里，也需要一些创新的集成电路工艺技术，如硅通孔技术（Through Silicon Vias，TSV）。 2.2 横向微缩所推动的工艺发展趋势2.2.1 光刻技术晶圆制造前道工艺中有四大关键设备，光刻机、刻蚀机、离子注入机和镀膜机。光刻机是四大设备之首，在制造设备投资额中单项占比最高，约为23%到30%。 而光刻工艺也是芯片制造中难度最大、耗时最长的环节。芯片在生产过程中一般需要进行20到30次光刻，所耗费的时间约占整个生产流程的40%到60%。 在几何微缩（geometric scaling）中，首先遇到的问题是光刻技术中的挑战。光刻工艺是集成电路制造过程中最直接体现其工艺先进程度的技术，光刻技术的分辨率（resolution）是指光刻系统所能分辨和加工的最小线条尺寸，是决定光刻系统最重要的指标，也是决定芯片最小特征尺寸的原因。它由瑞利定律决定  因而提高光刻分辨率的途径有： ①减小 λ (激光器输入的光源波长) ②增加 NA (投影光刻物镜数值孔径) ③减小 K1 (工艺系数因子) 随着集成电路的发展，为适应分辨率不断减小的要求，光刻工艺中应用的光波的波长也从近紫外（NUV）区间的436nm、405nm、365nm波长进入到深紫外（DUV）区间的248nm、193nm波长。目前大部分芯片制造工艺采用了248nm和193nm光刻技术。其中248nm光刻采用的是KrF准分子激光，首先用于0.25μm制造工艺，经过研究人员的努力，248nm光刻技术可以完全满足0.13μm制造工艺的需求。 193nm光刻采用的是ArF准分子激光，传统的193nm光刻技术主要用于0.11μm、90nm以及65nm的制造工艺。 1999年版的ITRS曾经预计在0.10μm制造工艺中将需要采用157nm的光刻技术，但是目前已经被改良的193nm技术和193nm浸入式光刻技术所替代。这可以归功于分辨率技术的提高，尤其是浸入式光刻技术在45nm技术节点上的应用。 浸入式光刻是指在投影镜头与硅片之间用液体充满，由于液体的折射指数比空气高，因此可以增加投影棱镜数值孔径（NA）。以超纯水为例，其折射指数为1.44，相当于将193nm波长缩短到134nm，从而提高了分辨率。基于193nm浸入式光刻技术在2004年取得了长足进展，并成功地使用在45nm技术节点中。193nm浸入式光刻技术原理清晰，构成方法可行并且投入小，配合旧有的光刻技术变动不大，节省设备制造商以及制程采用者大量研发及导入成本，因此157nm光源干式光刻技术被193nm浸入式光刻所替代。 为了能在下一个技术节点上获得领先，下一代的光刻技术正在研发当中，如远紫外光光刻（EUV）、电子束投影光刻、离子束投影光刻、X射线光刻和纳米印制光刻等。 但是在32nm技术节点上，两次图形技术（double patterning）从工艺整合的角度出发，能够采用多种工艺整合途径，沿用193nm浸入式光刻技术，满足32nm技术节点上的工艺需求 。除此之外，两次曝光技术（double exposure）也在研究当中。结合两次图形曝光或者两 次曝光技术，193nm沉浸式光刻技术有可能向下扩展到22nm节点。 2.2.2 沟槽填充技术图2.2是现代CMOS器件剖面的示意图。一般来说，水平方向的尺寸微缩幅度比垂直方向的幅度更大，这将导致沟槽（包含接触孔）的深宽比（aspect ratio）也随之提高，为避免沟槽填充过程中产生空穴（void），沟槽的填充工艺技术也不断发展。从图中可见，集成电路芯片的制造过程中包含很多种填充技术上的挑战，包括浅沟槽隔离、 接触孔和沟槽。根据填充材料的不同，填充工艺主要分为绝缘介质的填充技术和导电材料的填充技术。 在大于0.8μm的间隙中填充绝缘介质时，普遍采用等离子体增强化学气相沉积 （ Plasma Enhanced Chemical Vapor Deposition ，PECVD）；然而对于小于0.8μm的间隙，用单步PECVD工艺填充间隙时会在其中部产生空穴。PECVD技术加上沉积-刻蚀-沉积工艺被用以填充0.5～0.8μm的间隙，也就是说，在初始沉积完成部分填孔尚未发生夹断时紧跟着进行刻蚀工艺以重新打开间隙入口，之后再次沉积以完成对整个间隙的填充。 高密度等离子（High Density Plasma，HDP）化学气相沉积技术工艺在同一个反应腔（chamber）中原位地进行沉积和刻蚀的工艺，通过控制间隙的拐角处沉积刻蚀比（deposition etch ratio），使得净沉积速率接近零，从而提高其填充能力。该技术能够适应深宽比在6:1左右的需求，并满足90nm技术节点的需求。 当集成电路发展到65nm技术节点时，HDP工艺技术已经不能满足小尺寸沟槽的填充需求，因而发展出一种新的填充工艺技术即高深宽比工艺（High Aspect Ratio Process，HARP）。HARP工艺采用 O3 和TEOS的热化学反应，没有等离子体的辅助，同时需要沟槽具有特定的形貌，如特定角度的V字形沟槽。该技术能够适应深宽比在7:1以上的需求。2008年，应用材料公司又推出eHARP工艺技术以适应32nm工艺的需求。该技术在原有工艺引入水蒸气，能够提供无孔薄膜，用于填充小于30nm、深宽比大于12:1的空隙，从而满足先进存储器件和逻辑器件的关键制造要求。 对于导电材料的填充技术，早期的金属沉积工艺采用物理气相沉积（Physical Vapor Deposition，PVD）工艺。但是，PVD技术的填充能力和台阶覆盖能力都比较弱。为解决上述问题，化学气相沉积 （CVD）技术在接触孔钨栓填充上得到应用。 在工艺优化后，CVD技术能够提供保型沉积，这意味着比PVD技术更为优越的填充能力。当集成电路工业引入铜互连技术后，不论PVD还是CVD技术都不能满足其填充能力的要求。研究发现，电化学沉积（ECD）技术能够提供更为优越的填充技术以满足铜互连技术中的挑战。ECD技术因为其工艺具备自下而上（bottom-up）的特点，因而具有更为优越的填充能力，对于高深宽比的间隙来说，这是一种理想的填充方式。 在最近发展的替代栅工艺中，金属沉积将面临一些新的技术挑战。 在接触孔钨栓填充、后端互连工艺铜填充以及后栅极工艺中的栅极填充中，一个共同的组成部分是阻挡层或晶籽层沉积或类阻挡层沉积，或可统一成为薄层金属沉积。薄层金属沉积需要良好的台阶覆盖性（step coverage），传统的MOCVD或PVD工艺在阻挡层或晶籽层沉积上已经沿用多年，随着互连通孔尺寸的减小，台阶覆盖等问题已经成为限制其继续应用的瓶颈。原子层气相沉积 （ Atomic Layer Deposition，ALD）技术正在逐步成为主流。 ALD过程是在经过活性表面处理的衬底上进行，首先将第一种反应物引入反应室使之发生化学吸附，直至衬底表面达到饱和；过剩的反应物则被从系统中抽出清除，然后将第二种反应物放入反应室，使之和衬底上被吸附的物质发生反应；剩余的反应物和反应副产品将再 次通过泵抽或惰性气体清除的方法清除干净，这样就可得到目标化合 物的单层饱和表面。这种ALD的循环可实现一层接一层的生长从而可 以实现对沉积厚度的精确控制。ALD技术在台阶覆盖、侧壁及底部覆 盖等方面都表现优异，但是ALD沉积速率较低的劣势也亟待改善。 ALD相比传统的MOCVD和PVD等沉积工艺具有先天的优势。它 充分利用表面饱和反应天生具备厚度控制能力及高度的稳定性，对温 度和反应物通量的变化不太敏感。这样得到的薄膜既纯度高、密度高、平整，又具有高度的保型性，即使对于纵宽比高达100:1的结构也可实现良好的阶梯覆盖。ALD也顺应工业界向更低的热预算发展的趋势，多数工艺都可以在400℃以下进行。由于ALD是基于在交互反应过程中的自约束性生长，此工艺必须经过精细的调节来达到最合适的结果。 更进一步地，在2010年8月，同样是应用材料公司推出第4代填充技术，即流动式化学气相沉积（FCVD）技术。采用该技术，沉积层材料可以在液体形态下自由流动到需要填充的各种形状的结构中，填充形式为自底向上（bottom-up），而且填充结构中不会产生空隙，能够满足的深宽比可超过30:1。这种独特工艺能够以致密且无碳的介电薄膜从底部填充所有这些区域，并且其成本相对低廉，仅是综合旋转方式的一半左右，后者需要更多的设备和很多额外的工艺步骤。 2.2.3 互连层RC延迟的降低电容的四个主要特性：充电、放电、隔直、通交； 一般情况下本来不该传递的信号由于布线不合理，或是原件排布不当，一个放大器输入信号线与输出信号线很近并且平行距离很长，这样就相当于在两个信号线之间传入了一个小小的电容器，信号可以通过这个寄生电容器耦合到放大器的输入于是引起自激，类似这样的现象就是寄生电容的耦合 随着集成电路技术节点的不断减小以及互连布线密度的急剧增加，互连系统中电阻、电容带来的RC耦合寄生效应迅速增长，影响了器件的速度。图2.3比较了不同技术节点下门信号延迟（gate delay）和互连层RC延迟（RC delay）。在早期，栅致延迟占主导地位，互连工艺中的RC 延迟的影响很小。随着CMOS技术的发展，栅致延迟逐步变小；但是，RC延迟却变得更加严重。到0.25 μm技术节点，RC延迟不再能够被忽略。 图2.3 不同技术节点下栅致延迟和互连工艺中的RC 延迟 降低RC 延迟可以分别通过降低阻抗和容抗以达到目的。首先来考察与阻抗相关的相关参数 R=ρL/A 式中，ρ 是导线材料的电阻率，A和L分别是与电流方向垂直的导线截面积和电流方向的导线长度。由于A和L是几何微缩过程中已经确定了的重要参数，降低阻抗R的最好的方法就是降低电阻率ρ值。在 0.18μm和0.13μm技术节点，工业界引入了低电阻值的铜互连线来代替铝互连技术，铜互连将至少沿用到22nm技术节点。 接着，来看容抗相关的物理参数 C=kA/d 在上述等式中，k 是介电材料的介电常数（存储在放置在两个金属板之间的绝缘材料中的电荷与当绝缘材料被真空或空气替换时可以存储的电荷的比率，介电常数越大，束缚电荷的能力就越强，材料的绝缘性能就越好。），A和d分别是导线之间的正对面积和导线之间的距离。同样，由于A和d是几何微缩过程中已经确定了的重要参数，工业界采用低电容的低介电常数（低k ）绝缘材料，其发展趋势就是介电常数不断降低（见表2.2）。 二氧化硅的k值在4.2左右，通常通过掺杂其他元素以降低k值， 比如0.18μm工艺采用掺氟的二氧化硅，氟是具有强负电性的元素，当其掺杂到二氧化硅中后，可以降低材料中的电子与离子极化，从而使材料的介电常数从4.2降低到3.6左右。 2.3 纵向微缩所推动的工艺发展趋势2.3.1 等效栅氧厚度的微缩为了有效抑制短沟道效应，提高栅控能力，随着MOS结构的尺寸不断降低，就需要相对应的提高栅电极电容。提高电容的一个办法是通过降低栅氧化层的厚度来达到这一目的。栅氧厚度必须随着沟道长度的降低而近似地线性降低，从而获得足够的栅控能力以确保良好的短沟道行为。 从20世纪70年代第一次被引入集成电路工业中，二氧化硅一直作为硅基MOS管的栅介电材料。然而，不断降低的二氧化硅的厚度会导致隧穿漏电流的指数提升，功耗增加，而且器件的可靠性问题更为突出；氧化层陷阱和界面陷阱会引起显著的界面散射和库伦散射等，降低载流子迁移率；硼穿通问题则影响PMOSFET阈值电压的稳定性；此 外，薄栅氧带来的强场效应会导致明显的反型层量子化和迁移率退化以及隧穿电流后。 提高电容的另外一个办法是提高介电层的介电常数，这样就可以提高栅介质材料的物理厚度，以限制栅极漏电流，同时其有效栅氧厚度（EOT）能够做到很薄，以对FET通道有足够的控制、维持或提高性能。在45nm之前，工业界通过将栅氧化层部分氮化，以提高栅极电容，并降低漏电流。氮化硅跟已有的工艺比较兼容，但是其k值提高的幅度有限。而当尺寸需要进一步降低时候，就需要引入高k栅介电材料。 2.3.2 源漏工程源漏扩展结构（Source/Drain Extension，SDE）在控制MOS器件的短沟道效应中起到重要作用。SDE（源漏扩展结构）引入了一个浅的源漏扩展区，以连接沟道和源漏区域。结深的微缩归因于SDE深度的降低。随着CMOS尺寸的降低，为控制短沟道效应，结深也需要相应的降低。然而，降低源漏扩展区的深度会导致更高的电阻。这两个互相矛盾的趋势要求新的工艺技术能够在更浅的区域形成高活化和低扩散的高浓度结。 结（junction）的制造工艺包含离子注入工艺 和 注入后退火工艺。 离子注入需要小心控制以在最小化的注入损伤下，在近表面获得高掺杂浓度。为满足上述需求，新的工艺技术，比如无定型化技术、分子离子注入技术和冷注入技术，已经得到应用。为得到掺杂剂的高活化和有限的掺杂剂扩散，注入后退火的热预算非常关键。由于将掺杂原 子置入晶格中的活化过程相比掺杂剂的扩散过程需要更高的活化能，快速升降温的热过程有利于高活化和低扩散。针对该目的而开发的毫秒级和亚毫秒级的退火技术已经应用于大规模工业生产。 2.3.3 自对准硅化物工艺源漏区的单晶硅和栅极上的多晶硅即使在掺杂后仍然具有较高的电阻率，自对准硅化物（salicide）工艺能够同时减小源/漏电极和栅电极的薄膜电阻，降低接触电阻，并缩短与栅相关的RC延迟 。另外，它避免了对准误差，从而可以提高器件集成度。由于自对准硅化物直接在源漏区和栅极上形成，CMOS器件的微缩对自对准硅化物工艺有深远的影响。工业界最初采用TiSi2 作为标准的硅化物材料，主要应用于0.35μm和0.25μm技术节点。在 TiSi2 工艺中，由高电阻的C49相形成低电阻的C54相的过程与线宽有关。更短的栅使得从C49晶粒相到C54相是一种一维生长模式，这种相变需要更高的温度，因此可能导致结块并会增加窄线的Rs 。由于窄线条效应限制，在0.18μm技术代Salicide工艺使用CoSi2 取代TiSi2 。 2.4 弥补几何微缩的等效扩充MOS管的成功在很大程度上是因为其尺寸的降低能够同时提高器件的性能。CMOS的驱动电流每隔一代大致提升30%左右，如图2.6所示 过去40年间，半导体工业按照Moore定律，不断地提升晶体管的性能和密度。在过去的大部分时间里，遵循Moore定律的集成电路发展主要归功于器件几何尺寸的微缩，包含物理栅长和栅氧厚度的降低。然而，单独依靠几何尺寸的微缩不再能够继续得到所期望的性能提升。为了弥补性能提升方面的差距，在130nm技术节点之后 （90nm、65nm、45nm、32nm），等效扩充手段继续推动着集成电路的发展。如下文所示，高k金属栅和载流子迁移率提高技术是提高器件性能的两个主要手段。 2.4.1 高k金属栅正如3.4.1节所述，进一步降低EOT需要采用高k栅介电材料。新的栅极电介质和原来的栅极的多晶硅并不兼容。高k栅介电材料中的金属铪能够与多晶硅栅电极中的硅发生反应，从而导致费米能级钉效应（Fermi level pining），这将降低 Vt 的调节能力。 针对这一问题的解决方案是用金属电极取代多晶硅。采用金属作为栅电极材料能够有效地解决上述问题，并降低栅电极电阻。金属电极还可以解决多晶硅栅耗尽效应（Poly Depletion Effect，PDE）。多晶硅栅耗尽效应会引起等效栅氧厚度增加，在小尺寸器件中表现更为明显，导致短沟效应严重，栅控能力下降。 因为CMOS同时包含NMOS和PMOS器件，而NMOS需要的金属功函数为4.2eV，PMOS则需要功函数为5.2eV的金属栅。采用高k材料/金属栅需要采用三种新材料：
总的来说，这种方法就是使用两种不同“功函数”的金属（用以确保满足 Vt 要求）和一种绝缘材料 另一种实现高k绝缘材料/金属栅电极的技术解决方案是，沉积两种不同的绝缘材料来取代不同功函数的金属。用于NMOS器件的可以是铪化物与一种带有更多正电性的绝缘材料，如氧化镧等的组合，这种绝缘材料的内建偶极子场能够调整器件的Vt ，而不受金属功函数的影响；对于PMOS器件，铪化物必须与另一种带有更多负电性的绝缘 材料配合使用，如基于铝的氧化物等的组合。这些技术方案需要不同的材料、生产流程甚至生产设备，以满足大生产的需求。 2.4.2 载流子迁移率提高技术在高k金属栅之外，另一种等效扩充的方法是增加通过器件沟道的电子或空穴的迁移率。表2.5列举了一些提高器件载流子迁移率的手段及其对PMOS或者NMOS的作用。 应力技术是提高MOS晶体管速度的有效途径，它可改善NMOS晶体管电子迁移率和PMOS晶体管空穴迁移率，并可降低MOS晶体管源/漏的，应变硅可通过如下3种方法获得： ①局部应力工艺，通过晶体管周围薄膜和结构之间形成应力 ②在器件沟道下方嵌入SiGe层 ③对整个晶圆进行处理 局部应力工艺已经被广泛应用来提升CMOS器件性能。源漏区嵌入式锗硅技术产生的压应力已经被证明可以有效提高PMOS器件的驱 动电流。另外，源漏区嵌入式碳硅技术产生的拉应力可以提高NMOS 器件的驱动电流。应力记忆技术在NMOS器件性能提升中得到使用。 金属前通孔双极应力刻蚀阻挡层技术也是有效的局部应力工艺，拉应力可以提高NMOS的器件性能，而压应力可以提高PMOS的器件性能。 对于PMOS，众所周知，具有（110）晶面取向的衬底比具有（100）晶面取向的衬底的空穴迁移率性能更高。而对于NMOS，具有（110）晶面取向的衬底比具有（100）晶面取向的衬底的电子迁移率要差。晶向重排可以通过改变PMOS晶体管排版设计（layout）或者是在标准＜100＞晶体表面进行通道方向重新排列完成。 混合取向技术（Hybrid Orientation Technology，HOT）将PMOS做在（110）晶面衬底，NMOS做在（100）晶面衬底上，从而在改进PMOS空穴迁移率的同时，不损害NMOS的电子迁移率。IBM公司在2003年IEDM上提出利用晶圆键合和选择性外延技术，得到（110）晶 面上的PMOS和（100）晶面上的NMOS，报告显示将其应用于90nm CMOS，PMOS性能可以提高40% 。 硅直接键合（Direct Silicon Bonding，DSB）晶片（一种键合 （100）和（110）衬底的大块CMOS混合型晶片）是公认的推进这一方法的候选方案。IBM曾将（100）层的面旋转45°并将（110）衬底的DSB层变薄来获得标准的（100）晶片，成功地将环形振荡器的延迟比传统的DSB衬底0°（100）晶片——它键合到一个具有两个硅衬底，即（100）和（110）衬底的晶片上的结果改进了10%，并将这一成果与技术集成到一起。新发展将环形振荡器延迟比标准（100）晶片改进了30%。这一成果可以与能达到更高进展的技术集成到一起。 |
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